专题数字逻辑的时间约束要点.pptVIP

专题2 数字逻辑的时间约束 一、 时钟信号的时延Tpd 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行，这就要求时钟信号时延差要非常小，否则就可能造成时序逻辑状态出错； 因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 如果是第一次编译或再次编译前没有进行管脚分配，则QuartusII将自动分配管脚并进行优化。 自动分配管脚的查看方法： Processing?Compilation Report 再点击Fitter下面的Pin-Out File，就可看到自动分配的管脚情况 二、数据的建立时间和保持时间 建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器； 保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。 同步设计中的一个基本模型 两种情况需要考虑 第一种情况：假设时钟的延时Tpd为零 第二种情况：时钟存在延时 第一种情况：假设时钟的延时Tpd为零 假设时钟的延时Tpd为零，其实这种情况在FPGA设计中是常常满足的，由于在FPGA 设计中一般是采用统一的系统时