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(2) 二进制同步减1计数器 减1计数器的状态图与二进制同步加1计数器相似，仅流向相反。 (3) 可逆计数器 可逆计数器是兼有递加和递减两种功能的计数器，它能按照给定的控制信号从递加计数转换成递减计数，或者从递减计数转换成递加计数，所以也称可逆计数器为双向计数器。 为了实现加、减计数功能，可逆计数器应设“加1控制”和“减1控制”，有的还设有“计数控制”。一个由T触发器及有关控制电路构成的可逆二进制同步计数器如图7.19所示。? ? 图7.19 可逆计数器 由图7.19可以看出：当计数控制为1时，若加1控制为1，减1控制为0，则该计数器具有加1计数功能； 当计数控制为1，若加1控制为0，而减1控制为1时，则该计数器具有减1计数功能； 当计数控制为0时，计数器不计数。显然，在计数控制为1时，加1控制和减1控制不允许同时为1。 7.3.4 非二进制计数器 类型：十进制计数器、八进制计数器、循环码计数器等 举例：用D触发器设计8421编码的十进制加1计数器： 第一步：列状态转换表 状态转换表 Q4 Q3 Q2 Q1 Q4(n+1) Q3(n+1) Q2(n+1) Q1(n+1) 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 d 1 d 0 d 1 d 1 1 0 1 1 d 0 d 1 d 0 d 0 1 1 0 0 d 1 d 1 d 0 d 1 1 1 0 1 d 0 d 1 D 0 d 0 1 1 1 0 d 1 d 1 d 1 d 1 1 1 1 1 d 1 d 0 d 0 d 0 第二步：卡诺图化简，求各D触发器的激励函数表达式。 第三步：画出计数器的逻辑图。 第四步：检查所有设计的计数器是否存在“挂起”现象。 由此画出的相应的状态转换图称为完整状态图，其中既包含有效状态序列，也包含偏离状态序列。 如果偏离状态经过几个节拍能够自动进入有效状态序列，则所设计的计数器不存在“挂起”现象。 “挂起”现象 完整状态图如右图。可见所设计的计数器不存在“挂起”现象。 如果检查结果存在“挂起”现象，则可在卡诺图上圈画求激励函数表达式时作适当调整，使偏离状态不自身循环。 有效状态序列 偏离状态序列 7.3.5 组合计数器 第7章 时序逻辑电路的应用 本章主要内容 (1) 寄存器 (2) 串行加法器 (3) 计数器 7.1寄存器 寄存器是数字系统和计算机中用来存放数据或代码的一种基本逻辑部件，它由多位触发器连接而成。 从具体用途来分，它有多种类型，如运算器中的数据寄存器、存储器中的地址寄存器、控制器中的指令寄存器、I/O接口电路中的命令寄存器、状态寄存器等。 从基本功能上来分类，分为“没有移位功能的代码寄存器”和 “具有移位功能的移位寄存器”。 7.1.1 代码寄存器 主要用来接收、寄存和传送数据或代码。 一个由D触发器构成的4位代码寄存器如下图所示： 由图可见，4位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的，这样的寄存器称为“并行输入并行输出”寄存器。 代码寄存器常常需要接收控制和清零功能，如下图所示： 同步清零方式 当LOAD=1(CLEAR=0)时，时钟脉冲到来，数据进入寄存器。 当CLEAR=1时，时钟脉冲到来，将整个寄存器清0