08VHDL的基本描述语句p50.pptVIP

6.2 VHDL并行语句 结构体中的并行语句主要有七种： 1、并行信号赋值语句（Concurrent Signal Assignments）。 2、进程语句(Process Statements)。 3、块语句(Block Statements)。 4、条件信号赋值语句(Selected Signal Assignments)。 5、元件例化(Component Instantiations)，包括类属配置语句。 6、生成语句(Generate Statements)。 7、并行过程调用语句(Concurrent Procedure Calls)。 ARCHITECTURE 结构体名 OF 实体名 IS 说明语句 BEGIN 并行语句 END ARCHITECTURE 结构体名 6.2.1 并行信号赋值语句 1. 简单信号赋值语句 赋值目标 ?= 表达式 以下结构体中的五条信号赋值语句的执行是并行发生的。 ARCHITECTURE curt OF bc1 IS SIGNAL s1, e, f, g, h : STD_LOGIC ; BEGIN output1 = a AND b ; output2 = c + d ; g = e OR f ; h = e XOR f ; s1 = g ; END ARCHI