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数字电路与逻辑设计综合课题实验报告
北京邮电大学信息与通信工程学院
设计课题的任务要求
题目三 掷骰子游戏的电路的设计与实现
基本要求
1、电路可供甲乙二人游戏,游戏者甲使用的按键为BTN0,游戏者乙使用的按键为
BTN1。
2、每按一次按键,代表掷一次骰子,可随机得到 1~6 范围内的两个数字。
3、甲乙按键产生的随机数字分别用数码管DISP0-DISP1、DISP2-DISP3 显示,并用
DISP7 显示比赛局数,比赛结束用8×8 点阵显示获胜方,并伴有声音效果。
4、具体游戏规则如下:
(1) 第一局比赛,甲乙依次各按一次按键,按键所得两数之和为7 或11 者胜;若无
人取胜,则进行第二局比赛;
(2) 第二局比赛,甲乙每人各按一次按键,按键所得二数之和与第一局比赛相同者获
胜,若无人获胜,则进行第三局比赛,重复进行步骤(2),直到出现胜者为止。
(3) 游戏局数最多进行六局。在第六局比赛时,若重复进行步骤(2)仍未出现胜者,
以按键所得两数之和最大者为获胜方。
提高要求
1、增加多人游戏的功能,数码管可分时记录显示每个游戏者的骰子点数。
2、点阵显示增加游戏开机动画、结束动画,并伴有乐曲播放。
3、自拟其它功能。
系统设计
设计思路
首先根据实验的基本要求,可以知道掷骰子游戏至少有四种状态,分别是游戏状态(S0)、甲胜状态(S1)、乙胜状态(S2)和平局状态(S3),其中游戏状态可能到达其余三种状态中任意一种。若是到达平局状态,就返回游戏状态,游戏继续;而一旦到达甲胜或者乙胜状态,游戏过程结束。
游戏状态中,由两个按键作为输入,每个按键控制两位数码管,共有四位数码管分别显示四个1~6的随机数,还有一位数码管显示当前局数。离开游戏状态后,点阵显示甲胜、乙胜或平局,而且有胜者的状态中,蜂鸣器发声。
掷骰子游戏电路设计的结构图如下:
但我们还要在上述基本思想下注意几个问题:
由于按键输入不稳定,数字变化太快,所以需加入按键防抖模块。
数码管、点阵、蜂鸣器都需要特殊的分频,因此还需要多级的分频器。
局数会影响控制器的逻辑判断,因此在循环判断时,要将第一局,第六局与第二到五局分开考虑。
第一局的甲、乙两随机数之和需要单独记录,好跟后面产生的随机数的和比较。
该实验的一大难点在于随机数的产生,随机数发生器需要单独拿出来研究
因此,该实验程序大致分为:随机数发生器、多级分频器、存储器、数码管显示译码、点阵显示、蜂鸣器控制、控制器和防抖模块。
分块设计
随机数发生器
由于VHDL语言不能直接调用随机数,因此需要通过代码实现伪随机数的生成。查阅资料发现,生成伪随机数的方法一般有两种,一种是应用m序列发生器,将一段既定的人为书写的随机数列顺序输出,还有一种是通过时钟控制顺序计数,应用按键时刻的随机性输出随机数。经各方面比较,我选择了后者。两随机数中,低位的是按照时钟脉冲从一至六顺序输出计数,逢六进一位到高位,而高位的同理,从而使两随机数建立联系,实现一个按键随机按下,同时得出两随机数。由于时钟变化很快,两随机数之间的时间差可忽略不计。
多级分频器
已知时钟的频率是50MHz,而输入到数码管和点阵的频率是1k~5kHz,输入到蜂鸣器的频率则希望控制在100Hz以下。因此需要一个多级分频器,第一级分到100kHz,第二级再分到5kHz给数码管,1kHz给点阵,第三级从1kHz分到2Hz给蜂鸣器。
存储器
由于后几局的两个甲乙各自随机数之和要跟第一局的作比较,所以需要存储器来记录第一局产生的四个随机数。
数码管显示译码
点阵显示
蜂鸣器控制
控制器
防抖模块
由于防抖模块需要加入到所有按键输入,因此单独拿到主程序外。加入防抖模块后,每次有按键输入,即电平发生改变,都能持续一个时钟脉冲,从而确保每次按键都能被控制器接收。此次实验由按键输入的信号有甲(a),乙(b)和clear。
总体框图
掷骰子游戏电路的逻辑流程图如下:
掷骰子游戏的状态转移图如下:
仿真波形及波形分析
该实验的难点在于甲乙掷骰子时分别产生两个随机数,因此在实验开始之初,就对产生随机数的模块进行仿真。仿真波形见下图:
源程序
总程序
library ieee;
use ieee. std_logic_1164. all;
use ieee. std_logic_unsigned. all;
use ieee. std_logic_arith. all;
entity s2012210709 is
port (
clk: in std_logic;
a_in,b_in, clear_in, switch_open: in std_logic;
led: out std_logic_vector( 6 downto 0);
light: out s
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