非晶硅薄膜晶体管在栅漏电应力下的退化的分析.pdfVIP

非品砖蒲膜品体管存栅漏f乜应力下的退化研究 中义摘要 非晶硅薄膜晶体管在栅漏电应力下的退化研究 中文摘要中文捅芰 本文主要研究了非晶硅薄膜晶体管(a-Si TFT)在栅漏电应力条件下的的退化特 creation)或电 征，并分析其相应退化机制。在正栅压(rg)应力下，缺陷态的产生(state 子俘获(electrontrapping)导致器件阂值电压(‰)正向漂移。且退化符合关系式： creation和空穴俘 △‰=C·K7·t，，其中Y≈1．5，∥≈0．34。而当应力％为负时，state 获(hole creation基本主导，导致 trapping)共同影响器件特性。直流负珞应力时，state ‰发生正向漂移。但当应力电压高至一80V时，器件在hole trapping机制的影响下出 现了两阶段退化特征，即在一段时间的正向％漂移之后，又发生了反向漂移。而在 交流负％应力下，这两种机制的主导取决于应力频率和时间等因素。因此我们观察 到了刚好相反的另一种两阶段退化。此外，应力温度和幅度都增强这两种机制。还有， 和这两种机制相联系的恢复现象也被分别观察到。State creation和空穴注入(hole injection)机制分别导致了漏电流在低频负珞应力下下降，而在高频负珞应力下上升。 其次，我们也研究了器件在固定负攻，不同漏端电压(呦应力下的退化行为。我 们发现，在直流吻应力下，state creation在％(-吁呦为负且较大时占主导，而 electron creation，electron trapping在正％时占主导。在交流％应力下，state trapping 及holetrapping三种机制共同作用。谁占主导取决于应力时间、频率、啮的正负等。 此外，本文还发现并研究了n型低温多晶硅TFT中，输出特性测量带来的器件 退化。为了方便研究，我们引入％三角脉冲来模拟输出特性表征行为。我们发现， 退化机制和直流热载流子效应相关。最后，我们优化了输出特性曲线的测量条件，并 在有效降低对器件影响的基础上得到了准确的输出特性曲线。 关键词：非晶硅、薄膜晶体管、可靠性、多晶硅、扫描应力 作 者：周大鹏 指导教师：王明湘 Abstract of siliconthinfilmtransistorsunderanddrain biasstress Degradmionamorpl】Ious gate voltage of siliconthinfilm Degradationamorphous transistors underanddrain biasstress gate voltage Abstract ofa-SiTFTSunderdifferentstressconditionshasbeen Degradation