带时延约束的FPGA布线算法.pdfVIP

　第 20 卷第 9 期 半　导　体　学　报 . 20, . 9 V o l N o 　1999 年 9 月 CH IN ESE JOU RNAL O F SEM ICONDU CTOR S Sep. , 1999 带时延约束的 FPGA 布线算法 周　锋　童家榕　唐璞山 ( 复旦大学电子工程系CAD 研究室　上海　200433) 摘要　基于 SRAM 编程结构的门海型 FPGA 连线上的时延较之A S IC 来说比较大, 连线延迟 ( 不可预测. 在很多应用中必须对关键路径的时延加以定量限制 包括上限、下限和一组路径的时 ) 延差 . 时延约束的实现需要布图算法来保证. 一般时延驱动的布线算法只能定性地优化时延性 能, 不能满足定量要求. 本文提出了高性能 FPGA 最短路径布线算法, 以它为主体的FPGA 布 线器能全面地考虑各种时延约束, 更好地利用布线资源, 对其它无时延约束的线网也可进行时 延优化, 提高整个芯片的性能. : 1130 EEACC B 1　引言 FPGA 有多种编程结构[ 1～ 10 ] , 基于 SRAM 编程方式的门海型 FPGA ( 图 1) 中, SRAM 编程结构采用M O S 晶体管作编程开关, 晶体管有上千欧姆的导通电阻, 由这些可编程晶体 管串接构成的连线会有十几, 甚至几十纳秒的信号延迟, 使 FPGA 的工作频率受到很大限 制. 所以, 时延驱动的布图算法对于要求较高的 FPGA 设计就成为必然. 然而, 仅有时延驱 动对 FPGA 来说是不够的. FPGA 的信号延迟的不可 预测性会导致布图以后某些信号不能在预定时刻到 达, 引起错误的逻辑动作或产生严重干扰, 电路性能指 标降低甚至无法正常工作. 一些应用场合例如 PC I 总 线接口、数字信号处理等, 直接就对信号时延提出定量 的要求. 很多情况下设计者必须对某些信号路径加上 具体的、定量的时延约束, 不仅有时延上限的约束, 还 ( 可能有下限约束 例如, 为保证多个信号同时到达而有 ) 意延迟某些信号 , 还可能有一组路径的时延之差的约 ( ) 束 例如D ataPath 电路 . 时延驱动布图算法只能定性 地优化时延性能, 无法保证用户提出的定量要求得到 图 1　FPGA 结构 ( ) 本课题得到国家“九五”重点科技攻关项目 96738010901 资助 周　锋　男, 1966 年出生, 博士生. 从事集成电路计算机辅助设计的研究 童家榕　男, 1942 年出生, 教授, 博士生导师. 从事集成电路计算机辅助设计的研究 唐璞山　男, 1934 年出生, 教授, 博士生导师. 从事集成电路计算机辅助设计的研究 收到,定稿 832 半　导　体　学　报 20 卷 满足. 本文提出的布线算法——R TC (Rou ting A lgo rithm w ith T im e Con strain ts) 是考虑时 延约束的 FPGA 布线算法. 它能够满足用户提出的关键路径时延的各种定量要求, 包括时 延上限、下限和时延差约束.