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方塊(Block)敘述 方塊(Block)敘述 Example：全加器設計 方塊(Block)敘述 Example：八對一多工器設計 Hierarchical design: Component 與Port Map Component 與Port Map Component 與Port Map:Example:四對一多工器描述(component) Component 與Port Map: 利用四對一多工器的component建立十六對一多工器 Component 與Port Map:全加器電路設計 Component 與Port Map:上數計數器 Component 與Port Map:暫存器 Component 與Port Map:可作串、並列輸入，並列輸出的移位暫存器 Hierarchical design: Generic的使用 Generic的使用Example:N位元三態閘 Generic的使用Example:N位元加法器設計 Generic的使用Example:N位元暫存器 Generic的使用Example:N位元移位暫存器 Generic的使用Example Generic的使用Example :Q=A0+A1+A2+…+AN Hierarchical design: For-Generate敘述 For-Generate敘述:以Generate 敘述設計一四位元加法器 For-Generate敘述十六對一的多工器電路 For-Generate敘述Example:移位暫存器 For-Generate敘述Example:N位元三態閘的設計 For-Generate敘述Example :以N位元三態閘的設計完成ROM架構 Configuration特性選擇 * * 階層式設計 第十一章 儒林圖書公司 SIM896a VHDL數位電路設計實務教本 第三版 Block主要是將同一電路中某一功能的電路以方塊敘述劃分起來，形成一個獨立的電路模組，最後將這些獨立模組組合起來構成我們的電路，模組化的設計方式可以使得系統的維護性和偵錯性大為提高。 方塊名稱：Block 資料物件宣告區 Begin 方塊內容程式 END Block 方塊名稱; Block方塊敘述的語法如下： keywords 內部訊號 LIBRARY ieee; USE ieee.std_logic_1164.all; ? ENTITY SUM_b IS PORT ( X,Y,Z : IN STD_LOGIC; sum,carry: OUT STD_LOGIC); ? END SUM_b; ARCHITECTURE a OF SUM_b IS SIGNAL S1,S2,S3: STD_LOGIC; BEGIN Blk_halfadder1: BLOCK --第一個半加器電路模組 BEGIN S1=X Xor Y; S3=X And Y; END BLOCK Blk_halfadder1; Blk_halfadder2: BLOCK --第二個半加器電路模組 BEGIN sum=S1 Xor Z; S2=S1 And Z; END BLOCK Blk_halfadder2; Blk_or2: BLOCK --OR閘電路模組 BEGIN carry = S2 or S3; END BLOCK Blk_or2; END a; library IEEE; use IEEE.STD_LOGIC_1164.all; ? entity MUX8_1b is port ( S : IN STD_LOGIC_VECTOR(2 downto 0); D0,D1,D2,D3,D4,D5,D6,D7: IN STD_LOGIC; Y: OUT STD_LOGIC); end MUX8_1b; ? architecture a of MUX8_1b is SIGNAL Y1,Y2:STD_LOGIC; begin ? MUX4TO1_1:BLOCK BEGIN Y1=(D0 AND (NOT S(1)) AND (NOT S(0))) OR (D1 AND (NOT S(1)) AND S(0)) OR (D2 AND S(1) AND (NOT S(0))) OR (D3 AND S(1) AND S(0)); END BLOCK MUX4TO1_1;