第4讲Verilog设计初步分析报告.pptVIP

* * * * * 第4讲 Verilog设计初步 主要内容 一、Verilog简介 二、主要功能 三、Verilog设计举例 四、Verilog模块的结构 五、Verilog语言要素 Verilog HDL是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。 Verilog HDL可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制,用这种语言编写的模型能够使用Verilog HDL仿真器进行验证。 Verilog HDL从C语言中继承了多种操作符和结构，所以从形式上看Verilog HDL和C语言有很多相似之处。 一、 Verilog简介 一、 Verilog简介 Verilog语言是1983年由GDA（Gateway Design Automation）公司的Phil Moorby首创的，之后Moorby又设计了Verilog-XL仿真器，Verilog-XL仿真器大获成功，也使得Verilog语言得到推广使用。 1989年，Cadence收购了GDA 1990年，Cadence公开发表了Verilog HDL，并成立了OVI组织（Open Verilog International）专门负责Verilog HDL的发展。 Verilog于1995年成为IEEE标准，称为IEEE Standar