第五章_锁存器和触发器资料.pptVIP

1、CP=1时主触发器接收输入信号，CP上升沿时主触发器根据CP上升沿前从触发器的状态触发翻转。 2、克服了门控触发器的空翻现象。 3、主触发器在CP＝１的全部时间里输入信号都将对主触发器起控制作用（影响抗干扰能力）。 特点：a）下降沿触发b）JK无论取什么组合值都不会出现使SR同时为0的不定情况。 5.2.2 D 锁存器 tSU、 tH、 tW是对输入时间的要求，若不遵守对输入信号的要求，则可能出现错误的逻辑输出； tPLH 和tPLH是电路输出的延迟，对后面驱动的电路的时间特性产生影响； 对上述的时间关系，要留有充分的时间余地，特别是电路工作在接近定时极限的高频条件下。 74HC/HCT373 八D锁存器 4. 典型集成电路 5.2.2 D 锁存器 传输门控D锁存器 锁存使能信号 输出使能信号 74HC/HCT373的功能表 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.2.2 D 锁存器 高阻 × H × × 锁存和禁止输出 L H L H L L L※ L L H※ 锁存和读锁存器 L H L H L H L L H H 使能和读锁存器（传送模式） QN DN LE OE 输出 内部锁存器状态 输入 工作模式 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 5.3.2 维持阻塞触发器 5.3.3 利用传输延时的触发器 5.3.4 触发器的动态特性 5.3 触发器的电路结构和工作原理 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 5.3 触发器的电路结构和工作原理 在时钟脉冲边沿作用下的状态刷新称为触发；具有这种特性的存储单元电路称为触发器. CP：上升沿触发 CP ：下降沿触发 5.3 触发器的电路结构和工作原理 触发器主要有三种： 主从触发器 维持阻塞触发器 传输延迟触发器 5.3 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 5.3.1 主从触发器 主锁存器的锁存使能信号正好与从锁存器相反，利用两个锁存器交互锁存 5.3.1 主从触发器 主从触发器由两级锁存器构成，其中一级接收输入信号，其状态直接由输入信号决定，称为主锁存器 还有一级的输入与主锁存器的输出连接，其状态由主锁存器的状态决定，称为从锁存器。 1、工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 5.3.1 主从触发器 5.3.1 主从触发器 (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端，使Q=D 。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 5.3.1 主从触发器 5.3.1 主从触发器 5.3.1 主从触发器 D触发器的特性方程 （CP上升沿有效↑） 可见，从锁存器在工作中总是跟随主锁存器的状态变化，因之称为“主从”触发器。而功能上属于脉冲边沿作用引起状态刷新，固称为D触发器。 如以Qn+1表示CP信号上升沿到达后触发器的状态，则有： 称为D触发器的特性方程。 。 2、 典型集成电路 74HC/HCT74 中D触发器的逻辑图 5.3.1 主从触发器 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 具有直接置1、直接置0，正边沿触发的D功能触发器 5.3.1 主从触发器 主从触发器 5.3.1 主从触发器 5.3.2 维持阻塞触发器 电路结构 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 5.3.2 维持阻塞触发器 4 CP = 0 1、工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D 5.3.2 维持阻塞触发器 0 1 1 D D G 1 C P Q 1 G G 3 G 5 Q 2 Q 3 S R Q 4 D G 6 Q Q 1 2 3 4 G 输出锁存器处于保持状态 G2G3被封锁 输出Q2 =Q3=1 4 当CP 由0 跳变为1 D G 1 C