第五章-MOS集成电路的版图设计资料.pptVIP

第五章 MOS集成电路的版图设计 § 5.1 MOS集成电路的寄生效应 5.1.1 寄生电阻 5.1.2 寄生电容 5.1.3 寄生沟道 5.1.4 CMOS电路中的闩锁效应(Latch-Up) § 5.2 MOS集成电路的工艺设计 5.2.1 CMOS IC的主要工艺流程 5.2.2 体硅CMOS工艺设计中阱工艺的选择 § 5.3 MOS集成电路的版图设计规则 5.3.1 ?设计规则 5.3.2 微米设计规则 § 5.4 MOS集成电路版图举例 5.4.1 硅栅CMOS反相器的输入保护电路 5.4.2 铝栅工艺CMOS反相器版图举例 5.4.3 硅栅NMOS反相器版图举例 5.4.4 硅栅CMOS与非门版图举例 § 5.5 版图设计技巧 4.5.1 动态CMOS电路 § 5.1 MOS集成电路的寄生效应 5.1.1 寄生电阻 5.1.2 寄生电容 5.1.3 寄生沟道 5.1.4 CMOS电路中的闩锁效应(Latch-up) § 5.2 MOS集成电路的工艺设计 5.2.1 CMOS IC的主要工艺流程 5.2.2 体硅CMOS 工艺设计中阱工艺的选择 § 5.3 MOS集成电路的版图设计规则 5.3.1 ? 设计规则 5.3.2 微米设计规则 § 5.4 MOS集成电路版图实例 5.4.1 硅栅CMOS反相器的输入保护电路 5.4.2 Al栅CMOS反相器版图举例 5.4.3 硅栅NMOS反相器版图举例 图5.8 等平面工艺的实现 如采用预腐蚀（腐蚀液：HF+HNO3+H2O或醋酸稀释）局部氧化，则：以Si3N4为掩模，在下一步进行氧化前将露出的Si有选择地腐蚀掉一部分，减少Si的量，可使氧化后的表面与未氧化的Si表面基本保持在同一平面（除在窗口附近稍有起伏）?等平面工艺。 采用LOCOS工艺，与浅结工艺结合，可起到较好的隔离表面漏电流的作用，并能较好地实现硅片表面平坦化，有利于金属布线。 LOCOS工艺的缺点： 氮化物直接长在硅表面，将在窗孔中引起较高的位错密度，因此通常在生长氮化物之前先长一层薄的氧化物（几十?），降低因晶格失配导致的高位错密度。但这层薄氧化物的存在，使氮化物边缘下面产生一些氧化，形成一锥形的氧化物穿进将成为窗孔的区域，形似鸟嘴“Bird Beak”。当氮化层被腐蚀掉后，此“鸟嘴”仍可能保留，在浅扩散时，将阻挡杂质进入Si衬底内，使硅的有效使用面积降低。 图5.9 “鸟嘴”的形成 另一方面，“鸟嘴”将使MOS管实际的沟道宽度W减小，导致IDS比设计值偏低，并产生阈值电压VT随W减小迅速升高?形成所谓“窄沟效应” 。 1、P阱工艺 ? 发展较早，技术较成熟。 轻掺杂的N型衬底上作PMOS，P阱内作NMOS，使VTP、VTN的匹配较易调整。P阱衬底浓度(ND)较高，使?n降低，PMOS衬底浓度NA较低，?p有所提高，有利于P管、N管性能匹配。 2、N阱工艺 ? P型衬底作n-阱，与E/D NMOS工艺兼容。 轻掺杂P型衬底上的NMOS载流子迁移率?n提高，尤其适合用在动态CMOS、P-E逻辑、多米诺逻辑中。 3、双阱工艺 在高浓度n+衬底上生长高阻外延层（接近半绝缘状态），可分别作N阱、P阱，闩锁效应得到抑制。 由双阱工艺思想发展到绝缘衬底上的CMOS技术 – SOI (Silicon On Insulator)。 圆片（Wafer）尺寸与衬底厚度： 3?? – 0.4mm 4?? – 0.525mm 5?? – 0.625mm 6?? – 0.75mm 硅片的大部分用于机械支撑。阱的深度?D、S的结深Xj + D、S耗尽扩散 + 阱与衬底间PN结之间的耗尽扩散 + 光刻、套刻间距。此外，阱深还与电源电压有关，VDD=5V，阱深5?6?m；VDD=10V，阱深8?9?m。 Tips 70年代末，Meed和Conway倡导以无量纲的“?”为单位表示所有的几何尺寸限制，版图上所有图形和间距尺寸均为?的整数倍。通常?取栅长L的一半，又称等比例设计规则。由于其规则简单，主要适合于芯片设计新手使用，或不要求芯片面积最小，电路特性最佳的应用场合。 图5.10 基本的?设计规则图解 80年代中期，为适应VLSI MOS电路制造工艺，发展了以微