基于CPLD的数字跑表课程设计1.docVIP

湖南工程学院 课 程 设 计 课程名称 嵌入式系统 课题名称 基于CPLD的数字跑表 专 业 电子信息工程 班 级 电子信息0781 学 号 姓 名 指导教师 2010年 12 月 23 日 目 录 第一章 引言 …………………………………………...1 第二章 单元模块设计与仿真 ………………………….2 2.1 顶层文件的编写…………………………………....2 2.2 总波形图…………………………………………....4 2.3 300000分频模块FENPIN……………………….....5 2.4 10进制计数模块SHI……………………………...6 2.5 60进制计数模块SECOND………………………….7 2.6 防抖动模块FANG…………………………………..9 2.7 启停模块QT………………………………………..10 2.8 与门模块AND………………………………………12 2.9 非门模块NOT……………………………...……….13 2.10七段译码显示XIANSHI……………………………14 心得体会………………………………………………....18 第一章 引言 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如、）的应用，已得到广泛的普及，这些器件为的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity watch is port(clk1,clr0,clky,q0:in std_logic; q:out std_logic_vector(6 downto 0); dp:out std_logic; d: out std_logic_vector(7 downto 0) ); end watch; architecture behave of watch is component fen port(clk:in std_logic; c:out std_logic); end component; component shi port(clk,clr:in std_logic; shi0:out std_logic_vector(3 downto 0); co:out std_logic); end component; component miao port(clr,clk,en:in std_logic; sec0,sec1:out std_logic_vector(3 downto 0); co:out std_logic); end component; component and2a port(a,b:in std_logic; c:out std_logic); end component ; component not2a port(a:in std_logic; c:out std_logic); end component ; component dou port(din,clk:in std_logic; dout:out std_logic); end component; component a