数字钟实验教案(2011-10).pptVIP

数字钟的FPGA设计与实现实验教案 电子工程学院 冯健 实验目的 1. 掌握计数器的基本设计方法； 2. 对利用VHDL硬件描述语言设计相关模块有一定的了解; 3. ALTERA MAXPLUSII 软件的使用。 用FPGA设计并实现数字钟 一、EDA技术基础知识 二、数字钟设计原理 三、VHDL语言 四、软件开发环境MAXPLUS II 五、实验系统简介 具备基础：数字逻辑 一、EDA技术的基础知识 EDA—— Electronic Design Automation 以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程器件的开发软件及实验开发系统为设计工具，自动完成用软件方式描述的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门多学科融合的新技术。 传统方法与EDA方法比较 传统方法 1. 自下至上（Bottom Up) 2. 通用的逻辑元、器件 3. 系统硬件设计的后期 进行仿真和调试 4. 主要设计文件是电原 理图 5. 手工实现 EDA方法 1. 自上至下（Top Down) 2. PLD（可编程逻辑器件） 3. 系统设计的早期进行仿 真和修改 4. 多种设计文件，发展趋 势以 HDL描述文件为主 5. 自动实现 1. EDA技术的主要内容 实现载体：大规模可编程逻辑器件 （PLD__Programmable Logic Device） 描述方式：硬件描述语言 （HDL__Hard descripation Lauguage) VHDL、Verlog HDL等 设计工具：开发软件、开发系统 硬件验证：实验开发系统 大规模可编程逻辑器件 （PLD__Programmable Logic Device） FPGA__ Field Programmable Gates Array —— 现场可编程门阵列 CPLD__ Complex Programmable Logic Device —— 复杂可编程逻辑器件 主流公司：Xilinx、Altera、Lattice FPGA/CPLD 显著优点： 开发周期短、投资风险小、产品上市速度快、市场适应能力强、硬件修改升级方便。 2. 硬件描述语言 VHDL VHDL： VHSIC (Very High Speed Integrated Circuit) Hardware Description Language VHDL语言特点 ①VHDL具有强大的语言结构，系统硬件抽象描述能力强、设计效率高。 ②VHDL语言可读性强，易于修改和发现错误。 ③VHDL具有丰富的仿真语句和库函数，可进行早期行为仿真，利于大系统的设计与验证。 ④VHDL设计与硬件电路关系不大。 ⑤VHDL设计不依赖于器件，与工艺无关 。 ⑥移植性好。 ⑦VHDL体系符合TOP-DOWN和CE设计思想。 ⑧VHDL设计效率高，产品上市时间快，成本低。 ⑨易于ASIC实现。 二、数字钟设计原理 要求：能够自动计时，并下载到实验箱中用七段数码管显示出时、分、秒 时钟的概念 系统时钟：几乎所有数字系统都需要 时钟产生：晶体振荡器，能够产生较为精确的方波脉冲信号，可以达到10-7甚至更高。 时钟频率：单位时间内的方波脉冲信号的个数 振荡器的时钟频率有32.768kHz,2MHz,10MHz,40MHz等。 周期：频率的倒数，即一个方波脉冲信号的持续时间 数制的概念 数制：二进制、十进制、十二进制、十六进制、六十进制等。如日常生活用十进制，秒到分为六十进制 十进制数(整数)与二进制数(整数)的转换 十进制数除2取余倒序排，如（23）10＝（10111 ）2 (10101)2=1?24+0?23+ 1?22+0?21+1?20=(21)10 计数器原理 计数：对输入方波脉冲信号进行数个数的过程 计数的作用：产生周期更长(持续时间)的脉冲信号 计数器的种类：二进制计数器、二十四进制计数器、六十进制计数器等 BCD码 BCD码：用二进制数对十进制数字符号进行编号后所对应的0