ASIC设计复习分析报告.ppt

一.需掌握的概念 1. Bottom-up（自底向上） 自工艺开始，先进行单元设计，然后逐步向上进行功能块、子系统设 计，直至最终完成整个系统设计。 2. Top-down（自顶向下） 首先进行行为设计，其次进行结构设计、把各子单元转换成逻辑图或电 路图，最后将电路图转换成版图。 3. Integration Level（集成度） 是以一个芯片所包含的元件(晶体管或门/数)来衡量。是为了提高集 成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等 措施。从电子系统的角度来看，集成度的提高使IC进入系统集成或片上 系统(SoC)的时代 4. Feature Size(特征尺寸) 特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件 栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之 和的一半。减小特征尺寸是提高集成度、改进器件性能的关键。特征尺 寸的减小主要取决于光刻技术的改进 5.芯片面积(Chip Area) 随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面 积也随之增大。芯片面积的增大也带来一系列新的问题。如大芯片封装技 术、成品率以及由于每个大圆片所含芯片数减少而引起的生产效率降低等。 但后一问题可通过增大晶片直径来解决。 6.设计规则检查中的基本定义： d1内间距：距离落于本图形内部 d2外间距：距离落于有关图形外部(同一图形和不同图形) d3内外距：距离落于一个图形内部和另一个图形外部 d4内内距：距离落于两个不同层图形内部 7. DRC （设计规则检查 ） 包括最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。 8. ERC（电气规则验证） 检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规则与行为级分析之间，不涉及电路行为。  12. Hard core(硬IP，也称硬核) 是针对某一工艺完成的版图设计，并经过后仿真和投片验证。硬核已完 成了全部的前端和后端设计，制造也已确定。它的特点是灵活性最小， 知识产权的保护比较简单。 13. Soft core(软IP，也称软核) 是包括逻辑描述(RTL和门级Verilog HDL或VHDL代码)、网表和不能物理 实现的用于测试的文档方式存在的IP，是一段可综合的高级语言（用C 语言或硬件描述语言完成）源程序，用于功能仿真。 14. Firm Core(固核) 通常是以仿真后的完整RTL代码和对具体工艺的网表混合描述的形式， 提供给系统设计者。因此IP模块提供者的知识产权不易保护，系统设计者 可以根据特殊需要对IP模块进行改动，因此系统设计者乐于接受固件IP模 块。固核是一种介于软核和硬核之间的IP，通常以RTL代码和对应具体工 艺网表的混合形式提供。 15.Macro：宏，宏单元 16.Block：模块，块  17.SOI/CMOS电路 利用绝缘衬底的硅薄膜(Silicon on Insulator)制CMOS电路，能彻 底消除体硅CMOS电路中的寄生可控硅结构 18.DIP：双列直插式封装 19.ZIP ：单边交错直插式封装 20.PGA ：针栅阵列式封装 21.可测性设计DFT： (design for testability)是要在原有的设计中加一些 额外的电路模块来实现自动测试。 22.内建自测试BIST (built in self-test)：一种可测性设计(DFT)技术,在此 技术中测试(测试产生与测试应用)是通过内建的硬件功能完成的。 23.故障模型:用一个固定0(s-a-0)或固定1(s-a-1)来模仿一个故障门的输入 24.桥接故障:指由于发生了不应有的信号线连接而导致的逻辑错误。对于电 源和地线的连接错误将导致固定型故障,一般的桥接故障是除了对电源和 地短接以外的连接性错误 25.内建逻辑模块观测器BILBO： (built-in logic-block observer)。在测试 模式下，它可以自动地实现测试，并给出一个二进制的输出信号，如果所 有的电路功能正确，输出为正确值，否则为错误值 二.需要掌握的原理 1.SoC芯片设计的主要特点有以下几项： ①芯片的软件设计与硬件设计同步进行； ②各模块的综合与验证同步进行； ③在综合阶段考虑芯片的布局布线； ④只在没有可利用的硬模块或软宏模块的情况下重新设计模块。 2.主要的IP提供商： ARM ，Synopsys ，ARM Artisan ，MIPS ，Mentor . 3.硬IP的优势： 硬IP是IP的设计在布局布线后，经过了详细的功优验证与测试过程。部分IP还经过了