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陈杰 QQ :472863577 TEL Verilog HDL的抽象级别 Verilog HDL的抽象级别 抽象级别和综合与仿真的关系 行为级和RTL级 结构级 可综合的 算法级 ( Algorithm Level) - 部分可综合 寄存器传输级 (Register Transfer Level) - 完全可综合 门级 ( Gate Level) - 完全可综合 开关级（Switch Level） - 用于基本逻辑器件仿真模型的建库 基于quartusii的Verilog HDL的例子 Verilog HDL的抽象级别 编译 功能仿真 简单功能模块例子 下面先介绍几个简单的Verilog HDL程序,然后从中分析Verilog HDL程序的特性。 例[2.1.1]: module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum}=a+b+cin; endmodule 这个例子描述了一个三位的加法器。从例子中可以看出整个Verilog HDL程序是嵌套在module和endmodule声明语句里的。 例[2.1.2]： module compare ( equal,a,b ); output equal; //声明输出信号equal input [1:0] a,b; //声明输入信号a,b assign equal=（a==b）？1：0; /*如果两个输入信号相等,输出为1。否则为0*/ endmodule 这个程序描述了一个比较器.在这个程序中,/*........*/和//.........表示注释部分,注释只是为了方便程序员理解程序,对编译是不起作用的。 例[2.1.3]： module trist2(out,in,enable); output out; input in, enable; bufif1 mybuf(out,in,enable); endmodule 这个程序描述了一个三态驱动器。程序通过调用一个实例元件bufif1来实现其功能。 例[2.1.4]： module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable); endmodule module mytri(out,in,enable); output out; input in, enable; assign out = enable? In : bz; endmodule 上述程序例子通过另一种方法描述了一个三态门。 在这个例子中存在着两个模块：模块trist1 调用模块 mytri 的实例元件 tri_inst。 模块 trist1 是上层模块。模块 mytri 则被称为子模块。 通过这种结构性模块构造可构成特大型模块。 Verilog HDL用于模块的测试 Modelsim软件介绍 Modelsim破解 Modelsim破解 Verilog HDL测试程序Test Bench分析 如何从QuartusII中调用Modelsim Verilog HDL几个重要的概念 Verilog HDL模块和接口 Verilog HDL模块的结构 编写Verilog HDL模块的练习 请在下面的空格中填入适当的符号 使其成为右图的Verilog 模块 ： module block1(a, b, —, —, — ); input —, —, —; —— d,