2012_05_复杂数字电路设计资料分析.pptVIP

* * * * * * * * * * * * * * * * * * * 5.4 阻塞与非阻塞 移位寄存器 module pipen1(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) begin q1=d; q2=q1; q3=q2; end endmodule 再换一种方法? module pipen2(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) begin q3=q2; q2=q1; q1=d; end endmodule 观察那种方法能实现图示电路？ 再换一种方法? * 5.4 阻塞与非阻塞 移位寄存器 module pipen3(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) q1=d; always@ (posedge clk) q2=q1; always@ (posedge clk) q3=q2; endmodule 再换一种方法? module pipen4(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) q3=q2; always@ (posedge clk) q2=q1; always@ (posedge clk) q1=d; endmodule 观察那种方法能实现图示电路？ 再换一种方法? * 5.4 阻塞与非阻塞 always块的纯组合逻辑 module ao1(y,a,b,c,d); output y; input a,b,c,d; reg y,temp1,temp2; always@ (a or b or c or d) begin temp1=ab; temp2=c d; y=temp1 | temp2; end endmodule 观察那种方法仿真结果正确，并且效率高？ 再换一种方法? module ao2(y,a,b,c,d); output y; input a,b,c,d; reg y,temp1,temp2; always@ (a or b or c or d or temp1 or temp2) begin temp1=ab; temp2=c d; y=temp1 | temp2; end endmodule y反映的是刚进入always块时temp1和temp2的值，而不是在always块中经过计算后得到的值。 y输出值正确，但在always块中有多次参数传递，降低了仿真器的性能。 * 5.4 阻塞与非阻塞 always块的纯组合逻辑 module ao1(y,a,b,c,d); output y; input a,b,c,d; reg y,temp1,temp2; always@ (a or b or c or d) begin temp1=ab; temp2=c d; y=temp1 | temp2; end endmodule 观察那种方法仿真结果正确，并且效率高？ 再换一种方法? y输出值正确，并提高了仿真效率。 * 5.4 阻塞与非阻塞 混合逻辑 module n