Verilog2004概述.pptVIP

`timescale 1ns/1ns module ram(data, addr, ena, read, write) ; inout [7:0] data; input [9:0] addr; input ena, read,write; reg [7:0] ram[8 ‘hff : 0]; assign # 20 data = (read ena)? ram[addr] : 8 ‘hzz; （续上页） always @(posedge write) begin #10 ram[addr] = data; end endmodule `timescale 1ns/1ns `define timeslice 200 module sigs (ack,clock,read,write,addr,data); input ack; output clock, read, write; output [15:0] addr; inout [7:0] data; reg clock, read, write; （续上页） reg [15:0] addr; reg w_r ; //used to record if read or write reg [7:0] DataToRam; //used to stack the data assign #10 data = (w_r)? ‘hzz : DataToRam; initial begin clock = 0; w_r = 0; DataToRam=0; (续上页） addr = 16 ‘h 0000 ; end always # ( `timeslice/2) clock = ~ clock; always @ (posedge ack) if (w_r == 0) begin #(5*`timeslice) write = 1; # (`timeslice) write = 0; end (续上页） else begin # (5 * `timeslice) read = 1; # (`timeslice) read = 0; end always @(posedge ack) begin DataToRam = DataToRam + 2; addr = addr + 1; end endmodule (续上页） - 上面这个模块可根据从被测试模块输出 的 ack 信号逐一发出读/写、地址、数据 至被测试模块，可以用来检验被测试模 块的功能是否正确，但没有具体的门级 电路系统与之对应。 `timescale 1ns/1ns `include 可综合模块.v . . . . `include 外围电路.v . . . . `include 激励信号.v . . . . module top; wire 连线定义 . . . . reg 初试化块中寄存器定义 . . . . initial begin 定义波形记录、输入数据文件、记录输出文件 、 监视重要信号、记录重要时刻、设置仿真时间等。 end 信号模块 xh1( .clock( clk), .reset(rst), .ack(ackn) . . . . .); . . . . . 可综合模块 mysj1(. clock(clk), reset(rst),.ack(ackn) . . .); . . . . . 外围模块 ram1(.read(rd), .write(wrt), .data(databus) . . .); . .