第二章VHDL设计入门新课件.pptVIP

阶段作业二1.在p388十进制计数器的基础上，改造成为:①具有异步清零端的十进制计数器；②具有同步清零端的十进制计数器；③具有同步预置数功能的十二进制进制计数器；④带清零的六十进制计数器；⑤带清零的24进制计数器。 IF分支语句 ENTITY dfftest2 IS PORT (clk,d : IN bit; q : OUT bit); END dfftest2; ARCHITECTURE bhv OF dfftest2 IS SIGNAL q1 : bit ; BEGIN PROCESS (clk) BRGIN IF (clk =‘1’) THEN q1 = d; END IF; q = q1 ; END PROCESS; END bhv; 利用进程的敏感信号与IF clk=‘1’ THEN…配合检测clk的上升沿 如何判断CLK的前沿？ 2.2 寄存器描述及其VHDL语言现象 2.2.1 D触发器的VHDL描述 entity dfftest3 is port (clk,d : in bit; q : out bit); end dfftest3; architecture bhv of dfftest3 is signal q1 : bit ; begin process (clk，d) begin if (clk = ‘1’) then q1 = d; end if; q = q1 ; end process; end bhv; 此例中d,clk均为敏感信号，则在clk=‘1’期间，d的变化同样会启动进程，使输出q随d而变（可以变多次），而在clk=‘0’时d变化启动进程后直接跳过IF语句，q值保持不变，--D型锁存器。 2.2 寄存器描述及其VHDL语言现象 2.2.2 D触发器VHDL描述的语言现象说明 1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS(0,1); STD_LOGIC数据类型定义： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态； ‘W’ 表示弱未知的； ‘L’表示弱逻辑0； ‘H’表示弱逻辑1； ‘-’表示忽略。 2.2.2 D触发器VHDL描述的语言现象说明 2. 设计库和标准程序包 3. SIGNAL信号定义和数据对象 【例 】 ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ; END ; 使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 2.2.2 D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿： 信号名EVENT 5. 不完整条件语句与时序电路 【例11】 ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 = 0 ; END IF; END PROCESS ; END ; 2.2.2 D触发器VHDL描述的语言现象说明 未提及当a1=b1时，q1作何操作 5. 不完整条件语句与时序电路 图5-5 例5-11的电路图 5. 不完整条件语句与时序电路 【例12】 ENTITY COMP_GOOD IS PORT(a1,b1 : IN BIT; q1 : OUT BIT ); END COMP_GOOD; ARCHITE