VHDL多功能数字钟设计分析.docVIP

基于VHDL语言 数 字 钟 设 计 学 院：信息工程学院 专 业： 姓 名： 学 号： 2010年6月15日 一、设计要求 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒二、设计目的 1.掌握各类计数器以及计数器的级联方式；2.掌握数码管动态显示的原理与方法3.掌握用FPGA技术的层次化设计方法； 4.理解数字逻辑硬件和软件的设计思想； 三、设计环境：四、系统功能描述 1系统输入：系统状态及较时、定时转换的控制信号为k、set； 时钟信号clk采用Hz；复位信号为reset输入信号均由按键信号产生。 2系统输出：LED显示输出；蜂鸣器声音信号输出。 3多功能数字电子钟系统功能的具体描述如下： （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，按下set”键，进入小时校准状态，之后按k”键则进入分校准状态继续按下k”键则进入秒复零状态次按k”键恢复到正常计时显示状态。（1）小时校准状态在小时校准状态下，显示小时的数码管闪烁，并以Hz的频率递增计数。 （2）分校准状态：在分校准状态下，显示分的数码管闪烁，并以Hz的频率递增计数。 （3）秒校准状态：在秒复零状态下，显示秒的数码管闪烁，并以Hz的频率递增计数。（）小时校准状态在小时校准状态下，显示小时的数码管闪烁，并以Hz的频率递增计数。（）校准状态在校准状态下，显示的数码管闪烁，并以Hz的频率递增计数。（三）整点报时：蜂鸣器在59”分钟的第51”、53”、55”、57”秒发频率为5Hz的低音，在59”分钟的第59”秒发频率为1Hz的高音，结束时为整点。 （四）显示：要求采用扫描显示方式驱动6个LED数码管显示小时、分、秒。 （五）闹钟：闹钟定时时间到，蜂鸣器发出为1，持续时间为60秒、各个模块分析说明（1）模块说明：输入一个频率为Hz的利用计数器分出 1Hz的的的LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY fdiv IS PORT (CLK: IN STD_LOGIC ; --输入时钟信号 q1KHz: BUFFER STD_LOGIC; q500Hz: BUFFER STD_LOGIC; q2Hz: BUFFER STD_LOGIC; q1Hz: OUT STD_LOGIC); END fdiv ; ARCHITECTURE bhv OF fdiv IS BEGIN P1KHZ:PROCESS(CLK) VARIABLE cout:INTEGER:=0; BEGIN IF CLKEVENT AND CLK=1 THEN cout:=cout+1; --每来个时钟上升沿时cout开始计数 IF cout=25000 THEN q1KHz=0; --当cout=25000时，q1KHz输出“0” ELSIF cout50000 THEN q1KHz=1; --当25000cout=50000时，q1KHz ELSE cout:=0; --输出“1”，完成1KHz频率输出 END IF; END IF; END PROCESS; P500HZ:PROCESS(q1KHz) --q1KHz作为输入信号，分出q500Hz VARIABLE cout:INTEGER:=0; BEGIN IF q1KHzEVENT AND q1KHz=1 THEN cout:=cout+1; IF cout=1 THEN q500Hz=0; --二分频 ELSIF cout=2 THEN cout:=0;q500Hz=1; END IF; END IF; END PROCESS; P2HZ:PROCESS(q500Hz) VARIABLE cout:INTEGER:=0; BEGIN IF q500HzEVENT AND q500Hz=1 THEN cout:=cout+1; IF cout=125 THEN q2Hz=0; ELSIF cout250 THEN q2Hz=1; ELSE cout:=0; EN