第章VHDL基础.ppt

一、程序结构 二、语句 三、端口信号数据类型 四、时序逻辑电路 3.1 组合逻辑电路的设计（复习） 组合逻辑电路的最小单元是门电路 与门，或门，非门 与非门，或非门，异或门，与或非门 三态门，OC门 3.1 组合逻辑电路的VHDL描述 1、三输入端与非门 下面给出“三输入端与非门”的VHDL程序 书中找任意程序看 程序结构 再在书中找任意程序看 程序结构 给定程序，学会看程序结构（要求1） 程序结构有几个组成部分？ 库与程序包 实体 结构体 典型的组合逻辑电路（复习） 编码器 译码器 数据选择器 加法器 数值比较器 奇偶校验电路 2选1数据选择器 给出2选1数据选择器的VHDL程序 加深对程序结构的理解 Library ieee; Use ieee.std_logic_1164.all; Entity mux21b is port(a,b,s:in std_logic; y:out std_logic); End mux21b; Architecture ab of mux21b is Begin y=a when s=‘0’ else b; End ab; 学会编写程序（要求2） 用VHDL语言编写三输入端与非门 在编写此程序（第一个）时，学习编写程序的方法，学习程序中的细节 （1） 画出电路的端口信息 （2）写出电路的真值表 （3）写程序 这里要求教师板书 同时请同学们跟着教师，在笔记上练习写程序 画出电路的端口信息 写出电路的真值表 写程序 写程序时要记得 程序结构 实体（三输入与非门程序） Entity nand3_gate1 is port(a,b,c:in std_logic; y:out std_logic); End nand3_gate1; 实体（三输入与非门程序） Entity nand3_gate1 is port(a,b,c:in std_logic; y:out std_logic); End nand3_gate1; 实体（三输入与非门程序） Entity nand3_gate1 is port(a,b,c: in std_logic; y:out std_logic); End nand3_gate1; 实体（三输入与非门程序） Entity nand3_gate1 is port(a,b,c: in std_logic; y: out std_logic); End nand3_gate1; 实体（三输入与非门程序） Entity nand3_gate1 is port(a,b,c:in std_logic; y:out std_logic); End nand3_gate1; 一条语句的结束标志是 ; 实体（三输入与非门程序） 三输入与非门程序的实体还可以写成： Entity nand3_gate1 is port(a:in std_logic; b:in std_logic; c:in std_logic; y:out std_logic); End nand3_gate1; 结构体 结构体 描述电路功能 结构体（三输入与非门程序） Architecture ab of nand3_gate1 is Begin y=not(a and b and c); End ab; 结构体（三输入与非门程序） Architecture ab of nand3_gate1 is Begin y=not(a and b and c); End ab; 结构体（三输入与非门程序） Architecture ab of nand3_gate1 is Begin y=not(a and b and c); End ab; 结构体（三输入与非门程序） Architecture ab of nand3_gate1 is Begin y=not(a and b and c); End ab; 练习（学会编写程序） 用VHDL语言编写异或门程序 （1） （2） （3） 练习（学会编写程序） 用VHDL语言编写半加器 （1） （2） （3） 逻辑功能的描述有： 逻辑函数表达式 真值表