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第六章 时序逻辑电路 作业： （1）6.1、6.2、6.7 （2）补6.1、补6.5、6.9、6.26、.28 （3）6.3、6.4、补6.2、6.11、 6.14（1）、6.23 （4）补6.3、6.29、6.31、6.32、.33 （5）补6.4、6.35、6.36、补6.5 6.1 时序逻辑电路概述 时序电路通常包括: 组合电路和存储电路两部分 存储电路用于存储电路的状态，必不可少。 存储电路的输出反馈到电路的输入端，与输入信号一起共同决定电路的输出。 时序电路方框图 (2) 移位寄存器用于脉冲节拍延迟 当移位寄存器串行输入、串行输出时， 输出信号比输入信号延迟了n个移存脉冲周期，起到了节拍延迟的作用。 延迟时间为 其中TCP为移存脉冲的周期，n为移存器的位数。 分类： 根据计数脉冲引入的方式分为： 同步和异步计数器 根据计数过程中数字的增减趋势分为： 加法、减法和可逆计数器； 根据计数器计数模值（数制）不同分为： 二进制和非二进制计数器。 　　同步计数器是将计数脉冲同时引入到各级触发器， 当输入计数脉冲触发时，各级触发器的状态同时发生转移。 （1）写出各级触发器的激励信号（激励函数/驱动方程） （2）写出状态转移方程和输出函数表达式 （3）列出状态转移表 1．同步二进制计数器(加法) 由状态转移表还可看出： 最低位触发器每输入一个脉冲翻转一次；其它各触发器都是在所有低位触发器状态全为1时，在下一个时钟脉冲的触发沿到来时状态改变一次。 6.2.4　异步计数器 异步计数器中的各级触发器的时钟脉冲，不一定都是计数输入脉冲， 各级触发器的状态转移不是在同一时钟作用下同时发生的。 所以，在分析异步计数器时，必须注意各级触发器的时钟信号。 以4位二进制异步计数器为例， 当各级触发器状态处于1111时，在下一个计数脉冲的作用下，各级触发器状态依次由1变0。 在这个过程中，计数器状态由1111变为0000所需要的时间为4倍的触发器延迟时间， 这就要求在这段时间内不能出现下一个时钟脉冲，否则将使计数器状态出现混乱。 因此，异步计数器对计数脉冲的频率有严格的要求。 异步计数器的分析与同步计数器分析的方法、步骤是相同的， 只是由于异步计数器各级触发器的时钟不同， 在作状态转移方程和状态转移表时，必须考虑各级触发器的触发信号， 因此，比同步计数器的分析略为复杂。 第三步：列状态转移表，填卡诺图，求状态转移方程和输出方程 原因:在求解状态转移方程时，将偏离态作为任意态处理，没有确定的转移方向。 　解决的办法是将某一个偏离态转移到一个确定的有效状态（如101-011），再次求解状态转移方程。 状态图 　第２级触发器的时钟： Q2的状态变更发生在序号1→2、 3→4、 5→6、 7→8时刻， 在这些时刻，计数脉冲CP和Q1输出有下降沿产生(Q1有上升沿产生)， 而计数脉冲CP在其它时刻也有下降沿触发第２级触发器， 这些时刻的触发都是“多余”的或无效的； 若选择第１级触发器的输出，只是在9→0时刻Q1的跳变沿是“多余”触发。 例如：Q1下降（或上升）沿作为触发器２和触发器４的触发信号， 在序号1、3、5、7、9这些时刻受计数脉冲触发后， Q1产生下降沿（Q1产生上升沿）触发信号。 因此在这些时刻可以作出触发器２和触发器４的状态转移， 而在其余时刻，不会被触发，其状态转移可以作任意态处理。依此类推。 6.3.4 采用中规模集成器件实现任意模值计数(分频)器 应用N进制中规模集成器件实现任意模值M(MN)计数分频器时， 主要是从N进制计数器的状态转移表中跳跃(N－M)个状态， 从而得到M个状态转移的M计数分频器。 （1）利用清除端复位法 当中规模N进制计数器从S0状态开始计数时， 计数脉冲输入M个脉冲后， N进制计数器处于SM状态。 如果利用SM状态产生一个清除信号，加到清除端， 使计数器返回到S0状态，这样就跳跃了(N－M)个状态， 从而实现模值为M的计数分频。 例6-9 利用４位二进制同步计数器实现模10计数分频。 思考题解答： 将vO1直接加到计数器清零端是可以实现清零的。 但是如果集成器件各触发器在翻转过程中，由于速度不等，就可能不能使全部触发器置0。 采用触发器后，Q端输出的清零信号宽度和计数脉冲CP=1的持续时间相同，可确保计数器可靠清零。 （2）利用置入控制端的置位法 利用中规模集成器件的置入控制端，以置入某一固定二进制数值的方法， 从而使N进制计数跳跃(N－M)个状态，实现模值为M的计数分频。 ①用CO作为置入控制信号 ②由状态输出全为0作为置入控制信号 （可以实现从0000开始计数） 例6-11　应用４位二进制同步计数器C