基于VHDL语言的数据比较器和译码器的设计分析.ppt

基于VHDL语言的数据比较器和译码器的设计 纲要 关于VHDL语言的基本介绍 关于quartus ‖软件的使用方法 关于比较器程序的介绍 关于3—8译码器程序的介绍 HDL----Hardware Description Language 一种用于描述数字电路的功能或行为的语言。目的是提为电路设计效率，缩短设计周期，减小设计成本，可在芯片制造前进行有效的仿真和错误检测 优点： HDL设计的电路能获得非常抽象级的描述。如基于RTL(Register Transfer Level)描述的IC，可用于不同的工艺。 HDL设计的电路，在设计的前期，就可以完成电路的功能级的验证。 HDL设计的电路类似于计算机编程。 常用的HDL语言：VHDL 、Verilog HDL VHDL 概述 全称： VHDL ： VHSIC Hardware Description Language VHSIC ： Very High speed integrated circuit 发展历程： VHDL是美国国防部在20世纪80年代初为实现其高速集成电路硬件VHSIC计划提出的描述语言; IEEE从1986年开始致力于VHDL标准化工作，融合了其它ASIC芯片制造商开发的硬件描述语言的优点，于93年形成了标准版本（IEEE.std_1164）。 1995年，我国国家技术监督局推荐VHDL做为电子设计自动化硬件描述语言的国家标准。 VHDL优点 覆盖面广，系统硬件描述能力强，是一个多层次的硬件描述语言; VHDL语言具有良好的可读性，既可以被计算机接受，也容易被人们所理解; VHDL语言可以与工艺无关编程; VHDL语言已做为一种IEEE的工业标准，便于使用、交流和推广。 VHDL语言的不足之处 设计的最终实现取决于针对目标器件的编程器，工具的不同会导致综合质量不一样。 VHDL基本结构 库 (Library)：存放已经编译的实体、结构体、包集合和配置。 实体（Entity）：描述所设计的系统的外部接口信号，定义电路设计中所有的输入和输出端口； 结构体 (Architecture)：描述系统内部的结构和行为； 包集合 (Package)：存放各设计模块能共享的数据类型、常数和子程序等； 配置 (Configuration)：指定实体所对应的结构体； 进程（Process）：提供算法以实现描述硬件行为； 以跑马灯的程序为例 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;--库、程序包的说明调用 USE IEEE.NUMERIC_STD.ALL; ENTITY PMD ISPORT(MODE,CLK,RESET:IN STD_LOGIC;???? DOUT:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); --实体声明 END ENTITY PMD; ARCHITECTURE ART OF PMD IS –结构体定义 BEGIN ? PROCESS(CLK,RESET,MODE)IS? VARABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0):? BEGIN??????????? IF RISING EDGE(CLK) THEN?????????? IF(RESET=1)THEN DOUT ?? ELSE CASE MODE IS?????????????? WHEN0=TMP:=std_logic_vector((unsigned(tmp) ROL 1));?????????????? WHEN1=tmp:=std_logic_vector((unsigned(tmp) ROR 1));?????????????? WHEN OTHERS=NULL;??????????? END CASE;?? END IF;????END IF;??????? DOUT=TMP;?? END PROCESS;END ARCHITECTURE ART; quartus ‖软件的基本使用方法 新建工程：FILE→New Project Wizard(实体名要和工程名一致) 新建文件：在当前工程下File →New 选择VHDL File，然后将程序输入，输入完成之后保存文件FILE →Save