基本逻辑电路的VHDL设计分析.ppt

第5章 基本逻辑电路的VHDL设计 【学习目标】 通过本章学习应掌握组合逻辑电路设计，主要有基本门电路、编码器、译码器、加法器、三态输出电路等组合逻辑电路设计技术；时序逻辑电路设计，主要有触发器、移位寄存器、计数器等时序逻辑电路设计技术；状态机基本概念、状态机设计流程、一般有限状态机的VHDL设计、Moore型有限状态机设计、Mealy型有限状态机设计、有限状态机的编码等。 5.1 组合逻辑电路设计 5.1.1 基本门电路设计 1．与非门电路 与非门电路包括二输入与非门、三输入与非门、四输入与非门和多输入与非门等。下面介绍二输入与非门电路的设计方法，其他的设计方法与二输入与非门的设计方法类似，在这里不作更多论述。二输入与非门电路的逻辑方程式为Y= ,逻辑真值表见表5.1，二输入与非门的电路符号如图5.1所示 5.1 组合逻辑电路设计 5.1 组合逻辑电路设计 5.1.1 基本门电路设计 1．与非门电路 （1）VHDL设计方法 【例5.1】二输入与非门的VHDL描述方法一： LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY nand_2 IS PORT (a, b: IN STD_LOGIC; y: OUT STD_LOGIC); END; ARCHITECTURE one OF nand_2 IS BEGIN y=a nand b; END; 5.1 组合逻辑电路设计 5.1.1 基本门电路设计 1．与非门电路 （1）VHDL设计方法 【例5.2】二输入与非门的VHDL描述方法二： LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY nand_2 IS PORT (a, b: IN STD_LOGIC; y: OUT STD_LOGIC); END; ARCHITECTURE one OF nand_2 IS SIGNAL ab: STD_LOGIC_VECTOR (1 DOWNTO 0); BEGIN ab=ab; --接下页 5.1 组合逻辑电路设计 5.1.1 基本门电路设计 1．与非门电路 ---接上页 process (ab) is begin case ab is when “00”=y=‘1‘; --这里的“=” 相当于THEN或于是 when 01=y=1; when 10=y=1; when 11=y=0; when others=y=null; end case; end process; end; 5.1 组合逻辑电路设计 5.1 组合逻辑电路设计 二输入与非门的功能仿真结果如图5.3所示，观察波形可知，输入为a与b，输出为y，且其逻辑关系满足二输入与非门真值表的要求。 5.1 组合逻辑电路设计 5.1.1 基本门电路设计 2． 基本逻辑门电路的VHDL描述 【例5.3】基本逻辑门电路的VHDL描述 LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY gate IS PORT (a, b: IN STD_LOGIC; y1，y2,y3,y4,y5,y6: OUT STD_LOGIC); END; ARCHITECTURE one OF gate IS BEGIN y1=a and b; --构成与门 y2=a or b; --构成或门 y3= not a ; --构成非门 y4=a nand b; --构成与非门 y5=a nor b; --构成异或门 y6=not(a xor b); --构成异或非门 END; 5.1 组合逻辑电路设计 5.1.2 编码器设计 在数字系统中，常常需要将某信息变换为某一特定的代码。把二进制码按一定的规律进行编排，使每组代码具有特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。 编码器是将 2N 个分立的信息代码以N个二进制码来表示。 【例5.4】 8线-3线编码器的VHDL设计 LIBRARY