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实验六组合逻辑控制器的设计
实验六 组合逻辑控制器的设计（4学时）
实验目的
依据指令系统、数据通路，掌握指令流程
掌握用VHDL描述状态机实现的控制器
实验要求：
指令系统
存放在ROM中的汇编指令,完成M[2]←M[0]+ M[1]
LW R1,0（R0）;R1 ←M[R[0]+0],由于R(0)内容为0，即R1 ←M[0]
LW R2,1（R0）;R1 ←M[R[0]+1],由于R(0)内容为0，即R1 ←M[1]
ADD R3,R1,R2 ; R3 ←R1+R2
SW R3,2(R0) ; M[R[0]+2] ←R3
ROM地址 汇编指令 机器指令 0 LW R1,0（R0） 0001 000 001 000000 1 LW R2,1（R0） 0001 000 010 000001 2 ADD R3,R1,R2 0000 001 010 011 001 3 SW R3,2(R0) 0010 000 011 000010
数据通路如下图所示:
控制信号的含义：
irwr,pcwr,regwr,aluoutregwr,memwr,lmdwr:，1时，
Regdst: 为1时选择RD;为0时选择RT.
Signex:为1时扩展器进行符号扩展；为0时扩展器进行零扩展。
Aluselb:为1时选择暂存器B;为0时选择扩展器的输出端。
Alufunc:0000与运算；0001或运算；0010异或；0011取反；0100加；0101减
Memtoreg:为1时选择LMD;为0时选择aluoutput
给出ROM中指令的指令流程
依据指令流程图画出状态转换图:
依据状态转换图,写出控制器的VHDL描述
控制器与多周期的数据通路形成处理器，通过ROM、RAM中的程序验证处理器
四、仿真结果及说明
state 微操作 irout Rega
即R[rs] Regb
即R[rt] aluresult ramout imdout 0:ifetch
指令LW R1,0(R0) 执行过程中状态转换及寄存器、存储器内容变化情况
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