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实验3 实用加法计数器的设计实验 班级：自动化1303班 姓名：汪洋 学号：1310410329 1.实验目的：学习含异步清0和同步时钟使能的4位加法计数器的设计、仿真，进一步熟悉QuartusⅡ的设计流程，VHDL的编程方法和时序电路的设计仿真。 2.实验任务：根据之前课程的讲解（3-19），利用QuartusⅡ创建实用加法计数器的工程，并进行编辑、编译、综合、适配和仿真，说明模块中各语句的作用。根据仿真波形详细描述此设计的功能特点，以及数据输出的延时和毛刺情况，给出分析报告。 3.实验步骤： 1.创建新的工程命名为cnt10， 新建VHDL源文件cnt10.vhd，输入程序源代码并保存，检查源代码是否有错，以下为完整源代码。 2.进行编译过程，保证成功无错误。 3.建立波形仿真文件，波形文件存盘将工程cnt10的端口节点选入波形编辑器中，设置激励信号波形再次保存后启动仿真器并进行仿真验证，然后观察仿真结果并进行分析 、 4.自设激励信号，完成实验仿真，符合加法计数器的设置 实验分析： 时钟信号clk、复位信号rst或时钟使能信号en中任一信号发生变化，都将其启动process进程语句。此时如果rst唯1，将对计数器进行清零，即复位，这项操作独立于clk，因而称为异步；如果rst为0，则看时钟信号上升沿；如果此时有clk信号，又测得en=1，即允许计数器计数，此时若满足计数值小于9，即cqi9,计数器将进行正常计数，及执行语句cqi：=cqi+1，否则对cqi清零；但如果测得en=0，则跳出if语句，使coi保持原值，并将计数值向端口输出：cq=cqi. 第二个if语句的功能是当计数器cqi的计数值达到9时，输出高电平，作为十进制计数的进位溢出信号cout，而当cqi为其他值时，输出低电平0. 个人体会： 通过这次试验了解了QuartusⅡ的VHDL电路的设计及仿真，从中学会了很多，将数电知识与相结合来理解内容能够面对问题积极处理，认真分析，细心输入代码，仔细排查错误，这也是实验的收获。希望以后更进一步的在实验中学到更多 。