自我检查与两级组合实现重点.docVIP

自我检查实现 基于FPGA和CPLD电路的逻辑 超大规模集成电路（VLSI）技术已经发展一个水平大的系统，以前实施印刷电路板，集成到一个单一的集成电路（IC）。但新的积极芯片设计技术经常产生不利吗？在功能操作芯片的可靠性。一个并行的使用错误检测（CED）方案以实现现代计算机系统的高可靠性要求成为一个重要的设计技术。本文介绍了基于VHDL描述阴极电泳在超大规模集成电路可分离代码的实现的四个方案进行了分析一个组合逻辑，伯杰码，玻色林码，和奇偶校验码面积的开销和18电路的工作速度下降的结果爱思唯尔公司保留所有权利。 一个对产生的错误故障检测是在大多数容错系统的必要的第一步。通常，故障已经通过平均的测试被发现。然而，测试是不充分的，需要高可靠性和易维修性。测试是不可能检测到短暂的瞬态故障存在[ 1 ]。与当前的可能性减少的电压电平和噪声容限的随后的还原故障发生和故障之间的延迟检测通常是足以允许误差传播到整个系统，使回收困难。定期测试替代（如，例如，扫描方法[ 3 ]）是系统正常运行期间错误的并中检测到一个故障系统产生的第一个错误是在ECAP能永久和瞬时故障检测。 并行（在线的或隐含的）错误检测技术应用于两类：测试码的存储器，数据总线奇偶校验位单纠错和双错误检测码存储器使用，数据总线奇偶校验位，残留（码），伯杰（码），玻色林（码）和算术运算电路的M-代码，和自我检查时序电路所有的电路级寻址能