EDA技术第七章有限状态机设计解说.ppt

8.5 状态机图形编辑设计 直接输出型编码 顺序编码 一位热码编码 约翰逊码编码 8.6 不同编码类型状态机 状态导引法 状态编码监测法 自动生成安全状态机 8.7 安全状态机设计 1 延时方式去除毛刺 2 逻辑方式去除毛刺 3 定时方式去除毛刺 8.8 硬件数字技术排除毛刺 第八章 有限状态机设计技术 8.1 状态机的一般形式 8.2 Moore型状态机及其设计 8.3 Mealy型状态机设计 8.4 状态机图形编辑设计 8.5 不同编码类型状态机 8.6 安全状态机设计 8.7 硬件数字技术排除毛刺 教学目的 有限状态机是实现高效率、高可靠和高速控制逻辑系统的重要途径。主要应用于那些操作和控制流程非常明确的系统设计，如数字通信、自动化控制、家电设计领域。 8.1 状态机的一般形式 就理论而言，任何时序模型都可以归结为一个状态机； 用HDL语言可以设计不同表达方式和不同功能的状态机，且多数状态机都有相对固定的语句和程序表达方式； 把握这些固定的语句表达部分，就能根据实际需要写出各种不同风格和不同目的的状态机。 1. 状态机特点和优势 （1）高效的顺序控制模型 （2）容易利用现有的EDA工具进行优化设计 （3）系统性能稳定，性能良好的同步时序逻辑模块 （4）设计实现效率高 （5）高速性能 （6）高可靠性能 8.1 状态机的一般形式 2. 状态机的分类 （1）从信号输出方式上分：Mealy型和Moore型 （2）从描述结构上分：单过程状态机和多过程状态机 （3）从状态表达方式上分：有符号化和确定状态编码 （4）从编码方式上分：有顺序编码、一位热码或其他 8.1 状态机的一般形式 3. 状态机的结构 （1）说明部分 使用TYPE语句定义新的数据类型，此数据类型为枚举型，其元素通常用状态机的状态名定义。一般放在ARCHITECTURE和BEGIN之间。 8.1 状态机的一般形式 ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; ... 3. 状态机的结构 （2）主控时序进程 负责状态机的运转和在时钟驱动下进行状态转换的进 程状态机是随外部时钟信号，以同步时序方式工作的。 状态机的变化是由始终CLK的跳变决定的，如上升沿 或下降沿，当有效沿到来时，状态机才会向下一个状态跳变。一般主控时序进程不负责下一状态具体取值，如S0,S1,S2,S3中的某一状态，当有效沿到来，时序进程只是机械地将代表次态的信号Next State中的内容送入现态的信号Current State中，而Next State内容完全由其他进程决定。 8.1 状态机的一般形式 3. 状态机的结构 8.1 状态机的一般形式 一般状态机结构框图 3. 状态机的结构 （3）主控组合进程 通过信号Current_Steta中的状态值，进入相应的状态，并在此状态中根据外部信号指令，如stata_inputs等向内或外发出控制信号，如comb_outputs，同时确定下一个状态的走向，也就是向next_state中附入相应的状态值。此状态值通过next_state传给REG时序进程，直到下一个时钟到来再进入另一次的状态转换周期。 8.1 状态机的一般形式 3. 状态机的结构 （4）辅助进程 用于配合状态机工作的组合进程或时序进程。比如： 为完成某种算法的进程、配合状态机工作的其它时序进程、为稳定输出设置的数据锁存器等等。 8.1 状态机的一般形式 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FSM_EXP IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (1 DOWNTO 0); comb_outputs : OUT INTEGER RANGE 0 TO 15 ); END FSM_EXP; ARCHITECTURE behv OF FSM_EXP IS TYPE FSM_ST IS (s0, s1, s2, s3); --数据类型定义，状态符号化 SIGNAL current_state, next_state: FSM_ST; BEGIN REG: PROCESS (reset,clk) --主控时序进程 BEGIN IF reset = 1 THEN current_state = s0;--检测异步复