FPGA实验设计—广技师解说.docVIP

实 验 报 告 课程名称： FPGA设计及应用 实验项目： FPGA设计 实验时间： 实验班级： 总 份 数： 共 5 份 指导教师： 学院 实验室 年 月 日 广东技术师范学院实验报告 学院： 专业： 班级： 成绩： 姓名： 学号： 组别： 组员： 实验地点： 实验日期： 指导教师签名： 预习情况 操作情况 考勤情况 数据处理情况 实验 （一） 项目名称： D 分 频 器设计 一、实验目的? 1．学习分频器的设计，进一步了解、熟悉和掌握FPGA开发软件Quartus?II 的使用方法? 2．学习Verilog ? HDL 和VHDL的编程方法 二、实验内容? ? 编写一个分频器的Verilog ? 代码和VHDL代码并仿真。 三、实验原理? 在数字电路中，? 时钟信号的分频是很常见的电路。分频器除了可以对时钟信号频率做除以二的计算外，分频器同时很类似涟波计数器。? 涟波计数器是计数器的一种，它属于异步设计。因为触发器并非皆由同一个时钟信号同步操作，所以它非常节省电路面积。? ?? 本实验要设一个带选择的分频时钟D[7:0]用于选择是几分频。D分频器设原理框图如图1所示：? 图1.D分频器原理框图 四、实验步骤? 1．新建工程，取名为DVF，如下图2所示。? 图2 新建工程DVF 2．新建 VHDL设计文件，选择“File|New ”? ，在 New 对话框中选择Device ? Design ? Files 下的VHDL? File，单击OK，完成新建设计文件。? 3．在新建设计文件中输入VHDL程序。?? 4.生成“Symbol ”文件，新建“Block? Diagram/Schematic ? File”文件，在文件中添加刚刚生成的“Symbol ”以及输入输出管脚，最后完整的系统顶层模块图如图 3 所示。 图3?? DVF 顶层模块图? 5．保存文件，使用qsf或者tcl 进行管脚分配。? 6．对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。?? 7．新建“Vector ? Waveform? File”文件进行波形仿真。? 8．下载完成后，观察实验结果。? 五、VHDL程序? LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS PORT(CLK:IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT:OUT STD_LOGIC); END; ARCHITECTURE one OF DVF IS SIGNAL FULL: STD_LOGIC; BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK=1THEN IF CNT8THEN CNT8:=D; FULL=1; ELSE CNT8:=CNT8+1; FULL=0; END IF; END IF; END PROCESS P_REG; P_DIV:PROCESS(FULL) VARIABLE CNT2:STD_LOGIC; BEGIN IF FULLEVENT AND FULL=1THEN CNT2:=NOT CNT2; IF CNT2=1THEN FOUT=1;ELSE FOUT=0; END IF; END IF; END PROCESS P_DIV; END; 问题讨论 1、为什么在实验步骤1中，将半加器保存为DVF，可否保存为BVF？ 答：因为实验中要求所保存的文件名要与模块名相同，而保存的名字要符合其功能，弄混DVFr和BVF的话，会导致结果错误，不能正常运行。 2、如何设计分频器？ 采用双计数器实现同样的功能，当分频系数N为偶数时，计数器从0到N-1循环计数，且计数器计数小于N/2时输出1，计数大于等于N/2则输出0；当分频系数N为奇数时，计数器从0到N-1循环计数，且计数器小于（N+1）/2时输出0，计数等于(N+1)/2时则输出0到1的跳变信号，且此跳变信号必须在标