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电气信息学院 《FPGA与硬件描述语言》实验报告[ 1 ] 专业班级 实验时间 年 月 日 学生学号 实验地点 学生姓名 指导教师 实验项目 闪烁的LED 实验类别 基础实验 实验学时 4学时 实验目的及要求 掌握QuartusII设计电路的基本流程，熟悉VHDL程序，分别设计分频电路，LED闪烁延时计数程序。 将设计好的LED闪烁电路程序下载到DEII开发板上进行实物测试。 成 绩 评 定 表 类 别 评 分 标 准 分值 得分 合 计 上机表现 按时出勤、遵守纪律 认真完成各项实验内容 30分 报告质量 程序代码规范、功能正确 填写内容完整、体现收获 70分 说明： 评阅教师：  日 期： 实 验 内 容 (说明：此部分应包含：实验内容、实验步骤、实验数据与分析过程等) 一、实验内容 1.用VHDL语言设计分频器，得到0.1Hz——1Hz 的时钟信号； 2.设计闪烁延时程序，控制发光二极管的闪烁。 二、实验方法与步骤 分频电路的产生 分频原理：（50MHz晶振信号怎样分频成你所需要的低频信号。） 50MHz=50*10^6Hz 所以用一个50分频计数器和三个100分频计数器进行级联分频可以实现。 2．50分频器 ： 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter5 is port (clk_5, en_5, clr_5 : in std_logic; cout_5 : out std_logic; data : buffer std_logic_vector (2 downto 0)); end counter5; architecture bhv of counter5 is begin process (clk_5, clr_5) begin if clr_5 = 1 then data = 000; elsif clk_5event and clk_5 = 1 then if en_5 = 1 then if data = 100 then data = 000; else data = data + 1; end if; end if; end if; if data = 100 then cout_5 = 1; else cout_5 = 0; end if; end process; end bhv; 时序仿真图： 3．100分频器: 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter100 is port (clk_100, en_100, clr_100 : in std_logic; cout_100 : out std_logic; data : buffer std_logic_vector (6 downto 0)); end counter100; architecture bhv of counter100 is begin process (clk_100, clr_100) begin if clr_100 = 1 then data = 0000000; elsif clk_100event and clk_100 = 1 then if en_100 = 1 then if data = 1100011 then data = 0000000;