基于FPGA的数字系统设计_概论.pptVIP

* 五、HDL硬件描述语言 3、HDL语言的特点 优点： ①VHDL/Verilog是一种全方位的硬件描述语言。 具有强大丰富的语言结构，系统硬件描 述能力强、设计效率高； 具有较高的抽象描述、多层次描述能力； 支持库和设计复用，支持模块化设计； 既可仿真也可综合。 * 一个可置数的16位计数器的电原理图： * 用VHDL描述的可置数16位计数器： * 用Verilog描述的可置数16位计数器： * ②HDL语言可读性强，易于修改和发现错误。 ③具有电路仿真与验证机制以保证设计的正确。 特别是对HDL源代码进行行为、功能仿真。 ④支持电路描述由高层到低层的综合和转换。 ⑤ HDL语言可实现与工艺无关编程、与器件 无关设计。 ⑥移植性好。 HDL语言标准、规范，支持广泛，易于共 享和移植复用。 ⑦容易实现ASIC移植。 ⑧用于产品开发，上市时间快，成本低。 * 缺点： （1）VHDL放弃对电路级实现的控制，代之 抽象、高层描述。（向电路级描述的扩 展工作正在进行） Verilog系统级描述能力稍弱。 出现SystemVerilog等系统级描述语言。 （2）HDL不是100%能被综合。 （3）综合器综合出的电路性能不完美。 （4）综合的效果随工具的不同而不同。 * 五、HDL硬件描述语言 4、HDL语言的开发环境 分为： HDL模拟器（仿真器） HDL综合器 相应软件：仿真软件和综合软件 * 仿真类： Model Tech公司的Modelsim Aldec 公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、 NC-SIM 综合类： Synplicity公司的Synplify/Synplify Pro Synopsys公司的FPGA compilerⅡ 、 Design Compiler、 Behavior Compiler Mentor公司的 LeonardoSpectrum * Altera 公司：QuartusⅡ、MaxplusⅡ系列 Xilinx 公司：ISE、Foundation、Aillance系列 Lattice 公司：ispEXPERT、ispLEVER 系列 集成化的开发系统（CPLD、FPGA） * 后仿真（时序验证） 行为级描述（HDL建模） 逻辑综合 寄存器传输（RTL）级描述 ASIC 自动布局布线（工艺映射） 门级网表输出 CPLD/ FPGA 行为级仿真（功能） 门级仿真（后综合设计确认） RTL级仿真（功能） 设计规范 设计划分 设计整合与验证 六、基于FPGA的设计流程 * 设计规范 设计规范描述设计实现的功能特性。包括： 功能、 定时、 硅面积、 功耗、 可测试性、 故障覆盖率 等设计准则的详细说明书 * 后仿真（时序验证） 行为级描述（HDL建模） 逻辑综合 寄存器传输（RTL）级描述 ASIC 自动布局布线（工艺映射） 门级网表输出 CPLD/ FPGA 行为级仿真（功能） 门级仿真（后综合设计确认） RTL级仿真（功能） 设计规范 设计划分 设计整合与验证 六、基于FPGA的设计流程 * 设计划分 划分过程： 把一个复杂设计逐步划分成较小而且 较为简单的功能单元。 自顶向下设计法、分层设计法。 * 后仿真（时序验证） 行为级描述（HDL建模） 逻辑综合 寄存器传输（RTL）级描述 ASIC 自动布局布线（工艺映射） 门级网表输出 CPLD/ FPGA 行为级仿真（功能） 门级仿真（后综合设计确认） RTL级仿真（功能） 设计规范 设计划分 设计整合与验证 六、基于FPGA