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卡诺图化简的原则 化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。 乘积项的数目最少，即圈成的矩形数最少。 每个乘积项因子最少，即圈成的矩形尽可能最大。 矩形中1的个数为2的n次幂。 圈成的矩形可以交叉。 例： 00 01 1 1 1 0 0 1 A BC 例： 00 01 1 1 1 0 0 0 1 1 1 1 1 1 0 1 A BC 例： 00 01 1 1 1 0 0 0 1 1 1 1 1 1 0 1 A BC 例： 化 简 结 果 不 唯 一 例： 00 01 11 10 00 01 11 10 AB CD 例： 00 01 11 10 00 1 0 0 1 01 1 0 0 1 11 1 1 1 1 10 1 1 1 1 AB CD 约束项 任意项 逻辑函数中的无关项：约束项和任意项可以写入函数式，也可不包含在函数式中，因此统称为无关项。 在逻辑函数中，对输入变量取值的限制，在这些取值下为1的最小项称为约束项 在输入变量某些取值下，函数值为1或为0不影响逻辑电路的功能，在这些取值下为1的最小项称为任意项 具有无关项的逻辑函数及其化简 约束项、任意项和逻辑函数式中的无关项 无关项在化简逻辑函数中的应用 合理地利用无关项，可得更简单的化简结果。 从卡诺图上直观地看，加入无关项的目的是为矩形圈最大，矩形组合数最少。 加入（或去掉）无关项，应使化简后的项数最少，每项因子最少······ 00 01 11 10 00 1 01 1 11 10 1 AB CD 00 01 11 10 00 0 1 x 0 01 0 x 1 0 11 x 0 x x 10 1 x 0 x AB CD 00 01 11 10 00 0 1 x 0 01 0 x 1 0 11 x 0 x x 10 1 x 0 x AB CD 例： 00 01 11 10 00 0 0 0 1 01 1 x 0 1 11 x x x x 10 1 0 x x AB CD 嵌入式信息系统讲义 第2章 ARM处理器 Written by ZJH * * -------将n变量的全部最小项各用一个小方块表示，使相邻的最小项在几何位置上也相邻地排列…… * 已经不能直观地用平面上的几何相邻表示逻辑相邻，以中轴左右对称的最小项也是相邻的 因此，超过4个变量后，卡诺图失去直观性的优点，一般不用这种方法表示，化简函数 真值表 输入变量 A B C···· 输出 Y1 Y2 ···· 遍历所有可能的输入变量的取值组合 输出对应的取值 A B Y 0 0 0 0 1 1 0 1 1 0 逻辑函数式 将输入/输出之间的逻辑关系用与/或/非的运算式来表示就得到逻辑函数式。 逻辑图 用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应。 波形图 将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间波形。 卡诺图 EDA中的描述方式 HDL (Hardware Description Language) VHDL (Very High Speed Integrated Circuit …) Verilog HDL 举例：举重裁判电路 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 B A C Y 0 1 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 1 波形图 各种描述形式的相互转换 真值表 逻辑式 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1