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对读者的假设
已经掌握：
可编程逻辑基础
Verilog HDL基础
使用Verilog设计的Quartus II入门指南
使用Verilog设计的ModelSIm入门指南
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内容
1 多路选择器Multiplexer
此处所说的多路选择器，为组合逻辑电路中的多路多路选择器：多路输入，一路输出。
?
1.1 不带优先级的多路选择器
1.1.1 使用case语句描述
此处以4选1多路选择器为例：
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代码1.1 4选1多路选择器（可综合）
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19 `timescale?1ns/1ns
module?multiplexer(
??input?iA,
??input?iB,
??input?iC,
??input?iD,
??input?[1:0] iSel,
??output?reg?oQ?
);
?
always?@ (*)
??case?(iSel)
????2b00?: oQ = iA;
????2b01?: oQ = iB;
????2b10?: oQ = iC;
????2b11?: oQ = iD;
??endcase
?
endmodule ?
第10~16行，使用case语句来实现4选1多路选择器。因为是2^n个case选项，所以此处没有使用default语句。下面我会使用一个3选1的多路选择器来说明default的作用。
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7 always?@ (*)
??case?(iSel)
????2b00?: oQ = iA;
????2b01?: oQ = iB;
????2b10?: oQ = iC;
????2b11?: oQ = iD;
??endcase ?
图1.1 4选1多路选择器的RTL视图
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由图1.1所示，在2^n个case选项时，没有加上default语句，其综合的结果为并行的MUX。
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代码1.2 4选1多路选择器testbench（不可综合，仅用于仿真）
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31 `timescale?1ns/1ns
module?multiplexer_tb;
reg?i_a, i_b, i_c, i_d;
reg?[1:0] i_sel;
wire?o_q;
?
initial?begin
??i_a = 1; i_b = 0; i_c = 0; i_d = 0;
??#20 i_a = 1; i_b = 0; i_c = 1; i_d = 1;
??#20 i_a = 0; i_b = 0; i_c = 1; i_d = 0;
??#20 i_a = 1; i_b = 1; i_c = 1; i_d = 0;
end
?
initial?begin
??i_sel = 2b00;
??#20 i_sel = 2b01;
??#20 i_sel = 2b10;
??#20 i_sel = 2b11;
??#20 $stop;
end
?
multiplexer multiplexer_inst(
??.iA??? (i_a),
??.iB??? (i_b),
??.iC??? (i_c),
??.iD??? (i_d),
??.iSel? (i_sel),
??.oQ??? (o_q)
);
?
endmodule ?
第3~5行声明了一些变量，使用的标准为：映射为所需测试模块的输入信号，即需要使用initial或always来给出激励，因此多声明为reg类型；而映射为所需测试模块的输出信号，不需要激励，声明为wire类型即可。
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3 reg?i_a, i_b, i_c, i_d;
reg?[1:0] i_sel;
wire?o_q; ?
第21行，$stop表示仿真在此时刻终止。更多$打头的函数，请参考Verilog语法书。
1 #20 $stop; ?
图1.2? 4选1多路选择器的功能仿真波形
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图1.3? 4选1多路选择器的门级仿真波形
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由图1.2和图1.3所示，在2^n个case选项时，没有加上default语句，其功能仿真和门级仿真保持一致。
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1.1.2 怎么多出个锁存器？
此处以3选1多路选择器为例。
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代码1.3 3选1多路选择器1（可综合）
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16 module?multiplexer(
??input?iA,
??input?iB,
??input?iC,
??input?[1:0] iSel,
??outpu
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