第四章verilog仿真与验证（讲稿）分析.pptVIP

Modelsim仿真流程 * * * * * * * * * * * 第4章 Verilog仿真与验证 1. 测试平台 2. 延时模型的表示 3. ModelSim仿真实例 4. 数字电路的仿真 教材3.6节 Testbench文件与设计 1. 测试平台 测试平台（TestBench） ◆测试模块只有模块名字，没有端口列表； ◆输入信号（激励信号）必须定义为reg型，以保持信号值；输出信号（显示信号）必须定义为wire型； ◆在测试模块中调用被测试模块，在调用时，应注意端口排列的顺序与模块定义时一致； ◆一般用initial、always过程块来定义激励信号波形；使用系统任务和系统函数来定义输出显示格式； ◆在激励信号的定义中，可使用如下一些控制语句：if-else，for，forever，case，while，begin-end，fork-join等，这些控制语句一般只用在always、initial、function、task等过程块中。 一个完整的简单例子 test fixture 被测试器件DUT是一个二选一多路器。测试程序(test fixture)提供测试激励及验证机制。 Test fixture使用行为级描述，DUT采用门级描述。下面将给出Test fixture的描述、DUT的描述及如何进行混合仿真。 DUT 被测器件 (device u