第4章QUARTUS_II使用方法.pptVIP

* * 插入Entity模板后的文本编辑器窗口 将带双下划线的虚拟标识符替换为用户自己的标识符 * * 4 位加法器的VHDL代码 * * 4 位加法器的VHDL代码（续） 综合和编译 * * 编译前的准备工作 Quartus II 只对项目进行编译 方法1：先借助于New Project Wizard创建一个新项目，再创建设计输入文件（已介绍）。 方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。 选择命令Project︱Set as Top-Level Entity， * * 进入编译器 选择命令Processing︱Compiler Tool ，打开编译器窗口： 编译器包含5个主模块，可以连续运行5个模块，也可以单独运行某模块。 * * 编译器的 5 个主模块 分析和综合（Analysis Synthesis）模块：把原始描述转化为逻辑电路，映射到所选定的可编程器件。 装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线； 组装（Assembler）模块：形成编程文件； 时序分析（Timing Analyzer）模块;?? 产生EDA工具网表（EDA Netlist Writer）模块：目的是与其他EDA工具相衔接。 * * 编译结果的报告 本例为加法器的编译结果： * * 容易出现的错误 错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为： Error：Can’t open VHDL “WORK” 文件后缀名不是.vhd，在设定工程后编译时，报错为： Error：Line1，File e:\half_adder\half_adder.tdf:TDF syntax error… 设计文件名与实体名不符时，如写成adder.vhd，编译时，报错为： Error:Line1,…VHDL Design File “adder.vhd“ must contain… * * 发现并纠正VHDL代码中的错误 故意制造一个错误：例如将第20行末尾处的分号删除 重新编译； 编译器将产生出错报告 ； 点击确定。 点击确定 * * 发现并纠正VHDL代码中的错误（续） 在消息窗口中找到第1条出错信息：它告诉我们与第21行的文字“end”相邻的地方缺少1个分号。 鼠标双击该消息，文本编辑器中的出错位置被高亮度显示； 纠正该错误 重新编译 通过； 本例说明出错消息的不准确性，应首先纠正第1个错误。 * * 编译的成功为项目创建一个编程文件，能够保证了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。 设计输入和 编译成功 设 计 成 功 模拟验证 * * 模拟前的准备工作 准备好网表（netlist）文件 ： 如果准备进行功能模拟，在Analysis Synthesis之后，使用命令 Processing?Generate Functional Simulation Netlist； 如果准备进行时序模拟：则使用完整的编译命令 准备好测试向量文件 ： 用波形编辑器（Vector / Waveform Editor）画出输入信号的激励波形（即测试向量）； 以波形文件形式保存（后缀为.vwf）。 * * 打开波形编辑器绘制测试向量波形 选择命令 File?New 执行以下操作 打开波形编辑器窗口： * * 波形编辑器窗口 * * 指定模拟终止时间 选择命令 Edit?End Time 在对话框中操作 （本例为300 ns） * * 引入欲观察的结点（信号）名 选择命令Edit? Insert Node or Bus；或直接键入结点名；或点击Node Finder出现结点查找器窗口搜索结点名 * * 在结点查找器窗口中查找结点 * * 结点名引入波形编辑器后的操作 编辑输入激励信号波形： * * 输入激励信号波形编辑完毕后的结果 形成完整的测试向量（本实例为半加器的输入激励波形）： * * 执行模拟（本例为功能模拟） 使用命令Processing︱Simulator Tool ，出现模拟器窗口： * 时序周期开始可以弄长，看结果是否对，然后延时缩短，看时序 * 自动选，小的优先，不够用再换大的 * 功能模拟第一步就ok，点击第一个模块就好。时序模拟必须经过装配模块，布局布线后得到延时，点击start 时序分析比时序模拟更为精确 最后一步产生的文件，