VHDL第次作业题目数字频率计剖析.docVIP

西安电子科技大学 VHDL数字系统设计与测试作业 题 目 数字频率计 学 院 电子工程学院 专 业 电子与通信工程 学 号 学生姓名 授课教师 钟桦 撰写日期： 2015 年 6 月 9 日 数字频率计 题目要求： 1.用VHDL完成12位十进制数字频率计的设计及仿真。 2.频率测量范围：1Hz～10KHz，分成两个频段，即1～999Hz，1KHz～10KHz，用三位数码管显示测量频率，用LED显示表示单位，如亮绿灯表示Hz，亮红灯表示KHz。 3.具有自动校验和测量两种功能，即能用标准时钟校验、测量精度。 4.具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和音响信号。 问题分析： 测量频率的基本原理是在单位时间内检测信号的脉冲个数，计数器对CP1信号进行计数，在1秒定时结束后，将计数器结果送锁存器锁存，同时将计数器清零，为下一次采样测量做好准备。 测量/ 2、测频控制信号发生器（二分频） 4、计数器模块 5、送存选择、报警模块 6、锁存模块 7、扫描显示模块测量/选择信号meas 测试信号test 输出信号:cp1 当selet=0时，为测量状态，cp1=meas；当selet=1时，为校验状态，cp1=test。校验与测量共用一个电路，只是被测信号cp1不同而已。 --测量/校验选择 library ieee; use ieee.std_logic_1164.all; entity selett is port(selet,test,meas:in std_logic; cp1:out std_logic); end selett; architecture behv of selett is --type statetype is(meas,test); --signal present_state,next_state:statetype:=meas; begin process(selet) begin case selet is when 1=cp1=test; when 0=cp1=meas; when others=cp1=null; end case; end process; end behv; 仿真验证其正确性 从上图可以看出，当selet=0时，cp1输出信号为meas,当selet=1时，输出 信号为test,符合设计要求。 2、测频控制信号发生器（二分频）输入信号：1HZ1秒定时信号（周期为2秒）(clk_out) 此模块实际上就是一个二分频的计数器，代码如下： --分频 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin is port(clk:in std_logic; clk1:out std_logic); end fenpin; architecture behav of fenpin is begin process(clk) variable count:integer:=1; begin if(clkevent and clk=1) then if count=1 then count:=0; clk1=1; else count:=count+1; clk1=0; end if; end if; end process; end behav; 仿真验证其正确性 由仿真结果可以看出，二分频电路正确，符合设计要求。 3、与电路模块（andd） 输入信号：二分频时钟（clk2）, 测量/library ieee; use ieee.std_logic_1164.all; entity andd is port(clk2,cp2:in std_logic; cp:out std_logic); end andd; architecture behv of andd is begin cp=clk2 and cp2; e