VHDL高级设计技术剖析.ppt

IP核的应用-真正双端口RAM模式 真正双端口RAM模型如图4-124所示，图中上边的端 口A和下边的端口B都支持读写操作，WEA、WEB信号为 高时进行写操作，低为读操作。同时它支持两个端口读写 操作的任何组合：两个同时读操作、两个端口同时写操作 或者在两个不同的时钟下一个端口执行写操作，另一个端 口执行读操作。 IP核的应用-真正双端口RAM模式 真正双端口RAM模式在很多应用中可以增加存储带 宽。 例如，在包含嵌入式处理器MiroBlaze和DMA控制器系统 中，采用真正双端口RAM模式会很方便；相反，如果在 这样的一个系统中，采用简单双端口RAM模式，当处理 器和DMA控制器同时访问RAM时，就会出现问题。真正 双端口RAM模式支持处理器和DMA控制器同时访问，这 个特性避免了采用仲裁的麻烦，同时极大地提高了系统的 带宽。  IP核的应用-真正双端口RAM模式 一般来讲，在单个块RAM实现的真正双端口RAM模式 中，能达到的最宽数据位为36比特*512，但可以采用级联 多个块RAM的方式实现更宽数据位的双端口RAM。当两 个端口同时向同一个地址单元写入数据时，写冲突将会发 生，这样存入该地址单元的信息将是未知的。要实现有效 地向同一个地址单元写入数据，A端口和B端口时钟上升 沿的到来之间必须满足一个最小写周期时间间隔。因为在 写时钟的下降沿，数据被写入块RAM中，所以A端口时钟 的上升沿要比B端口时钟的上升沿晚到来1/2个最小写时钟 周期，如果不满足这个时间要求，则存入此地址单元的数 据无效。 IP核的应用-真正双端口RAM符号 IP核的应用-ROM模式 块RAM还可以配置成ROM，可以使用存储器初始化 文件（.coe）对ROM进行初始化，在上电后使其内部的 内容保持不变，即实现了ROM功能。 IP核的应用-FIFO模式 FIFO即先入先出，其模型如图4-125所示。在FIFO具体 实现时，数据存储的部分是采用简单双端口模式操作的， 一个端口只写数据而另一个端口只读数据，另外在RAM （块RAM和分布式RAM）周围加一些控制电路来输出指 示信息。FIFO最重要的特征是具备“满（FULL）”和“空 （EMPTY）”的指示信号，当FULL信号有效时（一般为 高电平），就不能再往FIFO中写入数据，否则会造成数据 丢失；当EMPTY信号有效时（一般为高电平），就不能 再从FIFO中读取数据，此时输出端口处于高阻态。 -IP核的应用-FIFO符号 习题 1、说明逻辑复制和复用技术的原理和应用方法。 2、说明并行和流水线的概念，并举例说明其应用。 3、说明同步单元和异步单元的概念。 4、说明同步单元的优点、缺点及设计规则。 5、说明异步单元的处理方法。 6、说明IF和CASE语句的区别和应用。 7、说明在使用IF和CASE语句中防止产生锁存器的方法。 8、说明关键路径的概念，并举例说明处理关键路径的方 法。 9、说明IP核的分类和优化的技术。 10、举例说明IP核的生成过程。 11、举例说明IP核的应用。 VHDL高级设计技术-if和case语句的使用 VHDL高级设计技术-IP核技术 现在的FPGA设计，规模巨大而且功能复杂，设计人员 不可能从头开始进行设计。现在采用的方式是，在设计中 尽可能使用现有的功能模块，除非没有现成的模块可以使 用时，设计人员才需要自己花时间和精力设计新的模块。 这些现有的功能模块，EDA设计人员把他们通常称为 IP（intellectual Property）核。IP核来源主要有三个方面： （1）前一个设计创建的模块； （2）FPGA生产厂商的提供； （3）第三方IP厂商的提供。 VHDL高级设计技术-IP核的分类 IP（Intelligent Property）核是具有知识产权核的集成 电路芯核总称，是经过反复验证过的、具有特定功能的 宏模块，与芯片制造工艺无关，可以移植到不同的半导 体工艺中。到了SOC阶段，IP核设计已成为ASIC电路设 计公司和FPGA提供商的重要任务，也是其实力体现。 对于FPGA开发软件，其提供的IP核越丰富，用户的设计 就越方便，其市场占用率就越高。目前，IP核已经变成 系统设计的基本单元，并作为独立设计成果被交换、转 让和销售。 VHDL高级设计技术-IP核的分类 从IP核的提供方式上，通常将其分为软核、硬核和固核 这3类。从完成IP核所花费的成本来讲，硬核代价最大； 从使用灵活性来讲，软核的可复用使用性最高。 VHDL高级设计技术-IP核的分类(软核) 软核在EDA设计领域指的是综合之前的寄存器传输级 （RTL）