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EDA技术与VHDL 第13章 VHDL仿真 13.1 仿真 13.2 VHDL源程序仿真 13.2 VHDL源程序仿真 13.3 仿真激励信号的产生 13.3 仿真激励信号的产生 13.3 仿真激励信号的产生 13.3 仿真激励信号的产生 13.3 仿真激励信号的产生 13.3 仿真激励信号的产生 13.4 VHDL测试基准 13.4 VHDL测试基准 13.5 VHDL系统级仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.6 使用ModelSim进行VHDL仿真 13.7 VHDL的RTL表述 13.7 VHDL的RTL表述 13.7 VHDL的RTL表述 13.7 VHDL的RTL表述 * KX康芯科技 * KX康芯科技 仿真也称模拟（Simulation），是对电路设计的一种间接的检测方法，是利用计算机对整个硬件系统进行模拟检测，但却可以不接触具体的硬件系统。 较大规模的VHDL系统设计的最后完成必须经历多层次的仿真测试过程，其中将包括针对系统的VHDL行为仿真、分模块的时序仿真和硬件仿真，直至最后系统级的硬件仿真测试。 图13-1 VHDL仿真流程 【例13-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY and1 IS PORT(aaa,bbb : IN STD_LOGIC; ccc: OUT STD_LOGIC); END and1; ARCHITECTURE one OF and1 IS BEGIN ccc = aaa AND bbb; END; 【例13-2】 LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY TRIBUF_and1 IS GENERIC ( ttri: TIME := 1 ns; ttxz: TIME := 1 ns; ttzx: TIME := 1 ns); PORT ( in1 : IN std_logic; oe : IN std_logic; y : OUT std_logic); END TRIBUF_and1; ARCHITECTURE behavior OF TRIBUF_and1 IS BEGIN PROCESS (in1, oe) BEGIN IF oeEVENT THEN IF oe = 0 THEN y = TRANSPORT Z AFTER ttxz; ELSIF oe = 1 THEN y = TRANSPORT in1 AFTER ttzx; END IF; ELSIF oe = 1 THEN y = TRANSPORT in1 AFTER ttri; ELSIF oe = 0 THEN y = TRANSPORT Z AFTER ttxz; END IF; END PROCESS; END behavior; LIBRARY IEEE; USE IEEE.std_logic_1164.all; USE work.tribuf_and1; ENTITY and1 IS PORT ( aaa : IN std_logic; bbb : IN std_logic; ccc : OUT std_logic); END and1; ARCHITECTURE EPF10K10LC84_a3 OF and1 IS . . . . . . END EPF10K10LC84_a3; 【例13-3】 LIBRARY IEEE; USE IEE