16位定点数原码一位乘法器的设计与实现毕业论文.doc

计算机科学与工程学院 课程设计报告 题目全称： 16位定点数原码一位乘法器的设计与实现 课程名称： 计算机组成原理 指导老师： 谭浩 职称： 序号 学生姓名 学号 班号 成绩 1 刘晓窗 2012060010006 2012060010 2 李育桥 2012060010025 2012060010 3 郭建准 4 李浩 5 李志飞 6 7 8 9 10 （注：学生姓名填写按学生对该课程设计的贡献及工作量由高到底排列，分数按排名依次递减。序号排位为“1”的学生成绩最高，排位为“10”的学生成绩最低。） 指导老师评语： 签字：  摘 要 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。ABSTRACT Text…. Keywords: 目录 （自动插入目录） 第一章 绪论 1 1.1 选题背景及意义 1 1.2 国内外研究现状 1 1.3 主要内容与章节安排 1 1.4 本章小结 1 第二章 课程设计的需求分析 3 2.1 环境需求 3 2.2 功能需求 3 2.3 性能需求 3 2.3 本章小结 3 第三章 ****的设计 5 3.1 总体设计 5 3.2 功能模块设计 5 3.3 本章小结 5 第四章 ****的实现 7 4.1 开发环境介绍 7 4.2 主要功能模块的实现 7 4.3 本章小结 7 第五章 测试及成果展示 9 5.1 测试环境 9 5.2 测试用例和结果 9 5.3 成果展示 9 5.4 本章小结 9 第六章 总结与展望 11 参考文献 12 第一章 绪论 1.1 选题背景及意义 随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。中央处理器CPU的好坏是影响和制约计算机速度和性能的关键因素。而加法器是组成CPU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。 1.2 国内外研究现状 1.3 主要内容与章节安排 1.4 本章小结 第二章 课程设计的需求分析 2.1 环境需求 PC、win7、ise7.1、xc3s100e-4vq100芯片、 2.2 功能需求 x、y为两个16位定点数，z为32位数，作为输出。实现16位定点数乘法。 2.3 性能需求 2.3 本章小结 第三章16位乘法器的设计 3.1 总体设计 3.2 功能模块设计 3.3 本章小结 第四章 ****的实现 4.1 开发环境介绍 4.2 主要功能模块的实现 module multi16(x,y,clock,z); input[15:0] x,y;//定义乘数 input clock; //定义时钟clock output[31:0] z; //定义和的输出z reg [15:0] reg_x;//定义寄存器x reg [15:0] reg_y; //定义寄存器y reg [31:0] reg_z; //定义寄存器z wire[16:0] p0,p1,p2,p3,p4,p5,p6,p7,p8,p9,p10,p11,p12,p13,p14,p15;//定义分别用来存储a十六位与b的每一位相与的结果 wire[75:0] j1,k1; wire[50:0] j2,k2; wire[32:0] j3,k3; wire[22:0] j4,k4; wire[15:0] j5,k5; wire[6:0] j6,k6; wire[2:0] j7,k7; wire[8:0] j8,k8; wire[21:0] j9,k9; assign z=reg_z;//将寄存器z的内容赋给输出和z always @(posedge clock)//时序逻辑语句块 begin reg_x =x ;//将加数x的值存到寄存器reg_x中 reg_y =y ; //将被加数y的值存到寄存器reg_y中 reg_z={j9[21],k9[21],k9[20],k9[19],k9[18],k9[17],k9[16],k9[15],k9[14],