ISE134 design flow.ppt

基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 选择Add Storage Device XCF04S被添加 点击该按钮，进入下一步 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 点击“浏览”按钮， 定位要转换的比特流 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 定位到设计工程所在的目录 输入名字“counter_burn” 点击“OK”按钮 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 点击“OK”按钮 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 选择top.bit文件 点击“打开”按钮 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 点击“No”按钮，不添 加其它需要转换的比 特流文件 点击“OK”按钮 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 在主菜单下，选择 Operations-Generate File… 关闭该界面 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 下面将生成的PROM文件烧到PROM芯片中。 选择Boundary Scan 准备分配PROM文件给XCF04S 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 鼠标右键点击芯片图标 选择Assign New Configuration File… 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 选择counter_burn.mcs文件 点击“打开”按钮 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 鼠标右健点击 芯片图标,出现 下面的菜单 点击“Program”选项，开始对FPGA进行编程 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 出现编程进度条 编程完成后，出现 下面界面 基于Verilog语言的ISE设计流程--生成PROM文件并下载到PROM 关闭电源重新上电，程序从PROM自动引导到FPGA芯片中。 关闭配置界面，不保存任何信息。（一定不要保存 任何信息） 基于Verilog语言的ISE设计流程--对该设计进行行为仿真 点击“Finish”按钮 基于Verilog语言的ISE设计流程--对该设计进行行为仿真 刚才的设计文件 生成的测试平台test.vhd模板文件 基于Verilog语言的ISE设计流程--对该设计进行行为仿真 修改此段代码 基于Verilog语言的ISE设计流程--对该设计进行行为仿真 展开ISim Simulator 双击Simulate Behavioral Model 基于Verilog语言的ISE设计流程--对该设计进行行为仿真 点击“按钮”，直到出现窗口波形 仿真波形窗口 基于Verilog语言的ISE设计流程--对该设计进行行为仿真 可以在控制台窗口，输入命令控制仿真的运行 输入run 1ms, 控制仿真运行时间到1ms 基于Verilog语言的ISE设计流程--添加实现约束文件 选择实现约束文件 输入”top”作为实现约束文件 的名字 点击“Next”按钮 基于Verilog语言的ISE设计流程--添加实现约束文件 点击“Finish”按钮 基于Verilog语言的ISE设计流程--添加实现约束文件 实现约束文件top.ucf已经添加到设计中 选择top.v 选择User Constraints,并展开该选项 双击I/O Pin Planing(PlanAhead)-Post-Synthesis 基于Verilog语言的ISE设计流程--添加实现约束文件 点击“Close”按钮 基于Verilog语言的ISE设计流程--添加实现约束文件 基于Verilog语言的ISE设计流程--添加实现约束文件 输入对应的FPGA的引脚 选择对应引脚的电平LVCMOS33 保存引脚约束,并退出该界面 基于Verilog语言的ISE设计流程--实现设计 选择top.v 选择Implement Design, 并用鼠标双击该选项 基于Verilog语言的ISE设计流程--实现设计 选择Implement Design, 并展开 第一步: 转换“Translate” 翻译的主要作用是将综合输出的逻 辑网表翻译为Xilinx特定器件的底 层结构和硬件原语。 第二步: 映射“Map” 映射的主要作用是将设计映射到具体 型号的器件上。 第三步: 布局和布线”Place Route” 布局布线的主要作用是调用Xilinx布局 布