《EDA技术和Verilog HDL》清华第2版习题1.pptVIP

第1章 EDA技术概述 第2章 Verilog程序结构与数据类型 习 题 第3章 Verilog行为语句 习 题 习 题 习 题 习 题 习 题 习 题 习 题 3-19 分别给出图3-27~图3-30的Verilog描述，注意其中的D触发器和锁存器的表述。对于图3-29的电路，分别使用if语句和条件操作语句完成表述。 3-19 分别给出图3-27~图3-30的Verilog描述，注意其中的D触发器和锁存器的表述。对于图3-29的电路，分别使用if语句和条件操作语句完成表述。 3-19 分别给出图3-27~图3-30的Verilog描述，注意其中的D触发器和锁存器的表述。对于图3-29的电路，分别使用if语句和条件操作语句完成表述。 module voter7(pass,vote); output pass; input[6:0] vote; reg[2:0] sum; integer i; reg pass; always @(vote) begin sum=0; for(i=0;i=6;i=i+1) //for 语句 if(vote[i]) sum=sum+1; if(sum[2]) pass=1; //若超过4 人赞成，则pass=1