verilog语言研讨.ppt

见《数字系统设计与Verilog HDL》P166[例6.12] mult_repeat.v位于mult_ repeat文件夹中。 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P46~47 count1s_while.v位于count1s_while文件夹中。 count1s_for_good.v位于count1s_for文件夹中。 forever循环应包括定时控制或能够使其自身停止循环，否则循环将无限进行下去！ 尽管Quartus II支持该语句，但一般情况下是不可综合的！如果forever循环被@(posedge clock)形式的时间控制打断，则是可综合的。 forever在测试模块中描述时钟很有用！ always_demo .v位于always_demo文件夹 assign语句在always块之外；循环语句forever语句是在initial块中！ （2）备注：若时钟周期很长而清零信号又是一个窄脉冲信号，如果采用同步清零，则很有可能当清零信号有效时，时钟信号并未到来，那么将不能进行清零。 备注：若块内有多个赋值语句，则在块结束时同时赋值。 为避免出错，在同一个块内，不要将输出重新作为输入使用！ 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P37例3