实验指导2013研讨.ppt

盛建伦 jlsheng@qtech.edu.cn 数 字 逻 辑 这时就给A端口加上了一段高电平，依此 方法给所有的输入都加上指定激励。 1.5 仿真 或者，利用鼠标和左边的图标操作 设置好的激励波形图 1.5 仿真 将输入的激励都加上以后，保存该波形文件 1.5 仿真 在菜单中选择Tools-Simulator Tool 功能仿真 此处应为刚才保 存的波形文件 选择仿真类型 (Functional), 并创建功 能仿真网表 功能仿真 网表创建完后点击Start运行,运行完成后关闭此窗口. 功能仿真 功能仿真 点击此处,开始仿真 功能仿真也称为前仿真，主旨在于验证电路功能是否符合设计要求，其特点是不考虑电路门延时与路径延时，考察重点为电路在理想环境下的行为和设计构想是否一致。 运行结束后会弹出功能仿真的波形报告,观察仿真波形并验证 功能仿真 在菜单中选择Tools-Simulator Tool 弹 出下面的窗口,改变仿真类型(选Timing), 点击Start运行.运行结束后,关闭该窗口. 时序仿真 选择仿真控制 时序仿真 盛建伦 jlsheng@qtech.edu.cn 点击此处,开始仿真 时序仿真也称为布局布线后仿真或者后仿真，是指电路已经映射到特定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电路的行为是否能够在一定时序条件下满足设计构想的功能。通过时序仿真能检查设计时序与FPGA的实际运行情况是否一致，确保设计的可靠性和稳定性。 仿真波形输出 时序仿真 比较时序仿真的波形和功能仿真波形有什么不同 选择全时域显示 cnt10工程的RTL电路图 1.6 应用RTL电路图观察器 * * 实 验 指 导 书 青岛理工大学 2013版 Digital Logic 盛建伦 每个同学应该在F：盘上建立自己的文件夹，把自己的程序等文件都保存在这个文件夹下。 千万不要把自己的程序等文件保存在桌面、C：或D：盘上。关机后都消失了。 不要用汉字作为文件名、文件夹名。 文件名、实体名、信号名、变量名等必须以字母开头。 Quartus II 7.1 的安装盘约1.7GB。 QuartusII 应用向导 第一部分 Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 盛建伦 jlsheng@qtech.edu.cn 刚启动Quartus时，可能会弹出这样的信息： 选择这个选项 1.1 license 点击OK 盛建伦 jlsheng@qtech.edu.cn 找到C：\altera\……\quartus\license.DAT 打开license.DAT文件 按照提示做 由于Quartus的license与计算机的网卡号绑定，所以，每台机器都要按照下面的提示修改license.DAT文件 机房的计算机有硬盘保护，建议把license.DAT文件保存到F：盘 网卡号 接着 选择修改后的License.DAT文件 点击OK Quartus启动成功， 1.2 创建工程 利用“New Preject Wizard”创建工程 创建一个新的工程 盛建伦 jlsheng@qtech.edu.cn 1.2 创建工程 利用“New Preject Wizard”创建工程 利用“New Preject Wizard”创建工程 1.2 创建工程 你建立的文件夹 工程名必须与 实体名相同 可将所有相关的文件都加入进此工程 1.2 创建工程 可以跳过这一步 如果没有要加入 的文件，就跳过 如果不需要加入设计文件， 直接点击NEXT 1.2 创建工程 点击NEXT 1.2 创建工程 选择一个目标器件 （本课程不需要） 1.2 创建工程 可以跳过这一步 点击创建新 文件图标 1.3 编辑VHDL源程序文件 选择VHDL FILE 点击OK 1.3 编辑VHDL源程序文件 在编辑窗口录入 源程序 1.3 编辑VHDL源程序文件 也可以提前用记事本把 源程序编辑好，然后拷 贝过来。千万不要用 WORD编辑源程序。 顶层文件的实体名