半定制设计——8阶FIR低通数字滤波器电路答题.doc

工作计划与进度安排: 第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-5天：完成设计，经指导老师验收后进入模块电路设计（验收设计文档）； 第6-9天：完成模块电路代码输入，并完成代码的仿真（验收代码与仿真结果）； 第 9-10天：约束设计，综合（验收约束与综合结果）； 第11-12天：布局布线，完成版图（验收版图结果）； 第13-14天：物理验证、后仿真，修改设计（验收物理验证结果和时序仿真结果）； 第15天：整理设计资料，验收合格后进行答辩。 摘 要 关键词 Verilog HDL；tcl；Design Compiler；逻辑综合；Encounter；物理验证；后仿真；  目 录 TOC \o 1-3 \h \u  HYPERLINK \l _Toc406510999 摘 要  PAGEREF _Toc406510999 \h III  HYPERLINK \l _Toc406511000 引 言  PAGEREF _Toc406511000 \h 1  HYPERLINK \l _Toc406511001 1 总体电路结构设计  PAGEREF _Toc406511001 \h 2  HYPERLINK \l _Toc406511002 1.1 FIR数字滤波器原理  PAGEREF _Toc406511002 \h 2  HYPERLINK \l _Toc406511003 1.2 抽头系数计算  PAGEREF _Toc406511003 \h 3  HYPERLINK \l _Toc406511004 1.3 功能电路设计  PAGEREF _Toc406511004 \h 4  HYPERLINK \l _Toc406511005 1.4 顶层TOP的设计  PAGEREF _Toc406511005 \h 6  HYPERLINK \l _Toc406511006 2 功能仿真  PAGEREF _Toc406511006 \h 7  HYPERLINK \l _Toc406511007 2.1 仿真的功能列表  PAGEREF _Toc406511007 \h 7  HYPERLINK \l _Toc406511008 2.2 顶层仿真平台与激励  PAGEREF _Toc406511008 \h 7  HYPERLINK \l _Toc406511009 2.3 电路功能仿真结果  PAGEREF _Toc406511009 \h 8  HYPERLINK \l _Toc406511010 3 约束及逻辑综合  PAGEREF _Toc406511010 \h 9  HYPERLINK \l _Toc406511011 3.1 约束策略  PAGEREF _Toc406511011 \h 9  HYPERLINK \l _Toc406511012 3.2 脚本  PAGEREF _Toc406511012 \h 9  HYPERLINK \l _Toc406511013 3.3 综合文件  PAGEREF _Toc406511013 \h 11  HYPERLINK \l _Toc406511014 3.4 综合环境  PAGEREF _Toc406511014 \h 12  HYPERLINK \l _Toc406511015 3.5 综合过程  PAGEREF _Toc406511015 \h 12  HYPERLINK \l _Toc406511016 3.5.1 综合流程  PAGEREF _Toc406511016 \h 12  HYPERLINK \l _Toc406511017 3.5.2 综合操作过程  PAGEREF _Toc406511017 \h 13  HYPERLINK \l _Toc406511018 4 布局布线  PAGEREF _Toc406511018 \h 14  HYPERLINK \l _Toc406511019 4.1 文件准备  PAGEREF _Toc406511019 \h 14  HYPERLINK \l _Toc406511020 4.2 布局布线过程