Verilog设计进阶重点.pptVIP

第9章 Verilog设计进阶;9.1 加法器设计;（1）级连加法器;module add_jl(sum,cout,a,b,cin); input[7:0] a,b; input cin; output[7:0] sum; output cout; full_add1 f0(a[0],b[0],cin,sum[0],cin1); full_add1 f1(a[1],b[1],cin1,sum[1],cin2); full_add1 f2(a[2],b[2],cin2,sum[2],cin3); full_add1 f3(a[3],b[3],cin3,sum[3],cin4); full_add1 f4(a[4],b[4],cin4,sum[4],cin5); full_add1 f5(a[5],b[5],cin5,sum[5],cin6); full_add1 f6(a[6],b[6],cin6,sum[6],cin7); full_add1 f7(a[7],b[7],cin7,sum[7],cout); endmodule;（2）数据流描述的加法器 ;（3） 8位超前进位加法器 ;（4）流水线加法器 ;9.2 乘法器;module mult(outcome,a,b); parameter size=8; input[size:1] a,b; output[2*size:1] outcome; assign outcome=a*b; endmodule;8×8并行乘法器的门级综合原理图 ;（2）移位相加乘法器;; 8位移位相加乘法器时序仿真波形;（3）加法树乘法器 ;;（4）查找表乘法器;乘累加器的结构框图 ;乘累加器（MAC）;在实际中我们经常会遇到这样的问题，需要进行奇数次分频，同时又要得到占空比是50%的方波波形。 可采用如下方法：用两个计数器，一个由输入时钟上升沿触发，一个由输入时钟下降沿触发，最后将两个计数器的输出相或，即可得到占空比为50%的方波波形。 ;【例9.10】 占空比50%的奇数分频（模7） module count7(reset,clk,cout); input clk,reset; output wire cout; reg[2:0] m,n; reg cout1,cout2; assign cout=cout1|cout2; //两个计数器的输出相或 always @(posedge clk) begin if(!reset) begin cout1=0; m=0; end else begin if(m==6) m=0; else m=m+1; if(m3) cout1=1; else cout1=0; end end always @(negedge clk) begin if(!reset) begin cout2=0; n=0; end else begin if(n==6) n=0; else n=n+1; if(n3) cout2=1; else cout2=0; end end endmodule;;【例9.11】 占空比50%的奇数分频 module count_num(reset,clk,cout); parameter NUM=13; input clk,reset; output wire cout; reg[4:0] m,n; reg cout1,cout2; assign cout=cout1|cout2; always @(posedge clk) begin if(!reset) begin cout1=0; m=0; end else begin if(m==NUM-1) m=0; else m=m+1; if(m(NUM-1)/2) cout1=1; else cout1=0; end end always @(negedge clk) begin if(!reset) begin cout2=0; n=0; end else begin if(n==NUM-1) n=0; else n=n+1; if(n(NUM-1)/2) cout2=1; else cout2=0; end end endmodule;;;功能仿真波形;小数分频 ;;; 9.5 数字跑表 ; 9.6 实用多功能数字钟 ; 9.7 字符液晶显示控制 ;用状态机实现字符显示控制 ;9.8 VGA图像显示控制器设计;VGA行扫描时序;行扫描时序要求（单位：像素，即输出一个像素Pixel的时间间隔）;VGA图像显示控制器设计;本例显示的图像选择标准图像LENA，如图9.32所示