第12章_DMA消息收发单元_(mpc83xx的datasheet中文手册_).doc

第十二章 DMA/消息收发单元 概述 DMA/消息收发单元支持不同总线上两个的处理器之间的通信，例如本地处理器和PCI总线上的处理器。该单元在运行时使用通用（generic）消息和门铃寄存器。 图12-1是DMA/消息收发单元的结构图。 图12-1 DMA/消息收发单元结构图 该部件还提供了DMA控制器，用于传输数据块，不受本地处理器或PCI主设备的约束。DMA模块拥有四个高速DMA通道，这四个通道共享I/O定序器（ISO I/O Sequencer）中的缓存空间，方便数据的收集和发送。 特性 DMA/消息收发单元包括下列特性： 用于处理器间通信的消息和门铃寄存器 DMA控制器 四个DMA通道 跨多个通道的并发执行，可编程带宽控制 非对齐传输能力 数据链和直通模式 在完成段、链和错误时产生中断 每个通道都具有可选的外部控制信号（REQ/ACK/DONE） 外部信号说明 本节介绍DMA信号 详细信号说明 表12-1包含DMA接口信号的详细说明。 表12-1 DMA接口信号——详细信号说明 信号 I/O 说明 /DREQ[0:3] I DMA请求信号，每个通道一个。DMA请求信号指示DMA传输的开始或继续。/DREQn的下降沿引起DMAMRn[CS]置位，从而激活DMA通道。 状态含义 有效——如果DMAMRn[EMSEN]为1，则/DREQn有效启动或恢复一个DMA传输。 无效——/DREQn无效不起作用。 时序 有效——可以异步有效。 无效——应一直保持有效，直到/DACKn有效或到外设的请求事务出现为止。 /DACK[0:3] O DMA应答信号，每个通道一个。DMA应答信号反映DMAMRn[CS]的值。 状态含义 有效——正在进行DMA传输。 无效——DMA传输停止或完成。 时序 有效——在内部控制逻辑启动或恢复DMA传输时异步有效。 无效——在内部控制逻辑停止或完成DMA传输时异步无效。注意，在/DACKn无效后，在总线流水上可能还存在未完成的写事务。 /DDONE[0:3] O DMA完成信号，每个通道一个。DMA完成信号指示DMA传输已经完成。 状态含义 有效——DMA传输完毕。 无效——DMA传输正在进行或停止。 时序 有效——在内部控制逻辑完成DMA传输时异步有效。注意，在/DDONEn有效后，在总线流水上可能还存在未完成的写事务。 无效——在内部控制逻辑开始DMA传输时异步无效。 内存映射/寄存器定义 表12-2列出了内存映射模块的地址和访问方式。 表12-2模块的内存映射 偏移 寄存器 访问 复位 节/页 0x0_8030 OMISR－外向（outbound）消息中断状态寄存器 特殊 0x0000_0000 12.5.1/12-4 0x0_8034 OMIMR－发送消息中断屏蔽寄存器 R/W 0x0000_0000 12.5.2/12-4 0x0_8050 IMR0－内向（inbound）消息寄存器0 R/W 0x0000_0000 12.5.3/12-4 0x0_8054 IMR1－接收消息寄存器1 R/W 0x0000_0000 12.5.3/12-4 0x0_8058 OMR0－发送消息寄存器0 R/W 0x0000_0000 12.5.4/12-4 0x0_805C OMR1－发送消息寄存器1 R/W 0x0000_0000 12.5.4/12-4 0x0_8060 ODR－发送门铃寄存器 R/W 0x0000_0000 12.5.5/12-4 0x0_8068 IDR－接收门铃寄存器 R/W 0x0000_0000 12.5.5/12-4 0x0_8080 IMISR－接收消息中断状态寄存器 R/W 0x0000_0000 12.5.6/12-4 0x0_8084 IMIMR－接收消息中断屏蔽寄存器 R/W 0x0000_0000 12.5.7/12-4 0x0_8100 DMAMR0－DMA 0模式寄存器 R/W 0x0000_0000 12.5.8.1/12-4 0x0_8104 DMASR0－DMA 0状态寄存器 R/W 0x0000_0000 12.5.8.2/12-4 0x0_8108 DMACDAR0－DMA 0当前描述符地址寄存器 R/W 0x0000_0000 12.5.8.3/12-4 0x0_8110 DMASAR0－DMA 0源地址寄存器 R/W 0x0000_0000 12.5.8.4/12-4 0x0_8118 DMADAR0－DMA 0目的地址寄存器 R/W 0x0000_0000 12.5.8.5/12-4 0