数电课设 六进制同加法计数器(无效态010,100).docxVIP

1.课程设计的目的与作用 1.加深对教材的理解和思考，并通过实验设计、验证证实理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。 2.设计任务 1.设计分析六进制同步加法计数器（无效态010,100） 2.设计分析序列发生器（故检序列010001） 3.设计及仿真分析过程 3.1六进制同步加法计数器（无效态010,100） 000 001 011 101 110 111 排列： 图1.状态图 3.1.1设计过程 1.选择触发器 由于JK触发器功能齐全，使用灵活，这里选用3个CP下降沿触发的边沿JK触发器 2.求时钟方程 采用同步， CP0=CP1=CP2=CP 3.求状态方程 由图1所示的状态图可直接画出如图2 所示电路次态的卡诺图。再分解开便可以得到图3 所示的各触发器的卡诺图。 显然，由图3所示各卡诺图便可很容易得到状态方程： （式2） 4.求驱动方程 JK触发器的特征方程为： （式3） 变换状态方程（式2），使之与特征方程（式3）的形式一致，比较后得出驱动方程 Q1n Q0n 1 Q2n (式4) 5.检查电路能否自启动 将无效态010,101代入状态方程（式2）进行计算，结果如下： 010 111 100 无效态不成循环，故此时序电路能自启动。 3.1.2仿真分析 根据上步所设计的逻辑电路图，在Multisim中构建逻辑电路如图4所示 3.2串行序列序列发生器（检测序列010001） 排列：Q2Q1Q0 图5.状态图 3.2.1设计过程 1.选择触发器 由于JK触发器功能齐全，使用灵活，这里选用3个CP下降沿触发的边沿JK触发器 2.求时钟方程 采用同步方案，故取 CP0=CP1=CP2=CP （式1） 3.求驱动方程及输出方程 由图6所示的状态图可直接画出如图7所示电路次态的卡诺图。比较图6和图1可知， 图6仅比图1多了输出Y，所以仅对输出Y进行分析即可,Y的卡诺图如图8所示。 00 01 11 10 0 001/1 010/0 100/0 011/0 1 101/1 000/0 ××× ××× 图6.次态及Y的卡诺图 00 01 11 10 0 1 0 0 0 1 1 0 × × 图7.Y的卡诺图 状态方程和驱动方程分别为式2和式4； 由上图可知输出方程为 Y= (式5) 3.2.2仿真分析 根据上步所设计的逻辑电路图，在Multisim中构建逻辑电路如图8所示 sds sssssss s s 单脉冲的波形和输出波形的比较： 图8.序列发生器仿真电路 3.3.1逻辑电路的设计要求 使用两片集成芯片74LS290以及一些必要的门电路设计一个50进制加法计数器。 3.3.2逻辑电路的设计过程 30进制的加法计数器由2片74LS290级联得到。 74LS290为二，五，十进制计数器，共有54/74290 和54/74LS290 两种线路结构型式 异步清零端 MR1,MR2 为高电平时，只要置9 端MS1,MS2 有一个为低电平，就可以完成清零功能。 当 MS1,MS2 均为高电平时，不管其他输入端状态如何，就可以完成置9 功能。 当 MR1,MR2 中有一个以及MS1,MS2 中有一个同时为低电平时，在时钟端/CP0,/CP1 脉冲下降沿作用下进行计数操作： a) 十进制计数。应将/CP1 与Q0 连接，计数脉冲由/CP0 输入。 b) 二、五混合进制计数。应将/CP0 与Q1 连接，计数脉冲由/CP1 输入。 c) 二分频、五分频计数。Q0 为二分频输出，Q1~Q3 为五分频输出。 引出端符号： /CP0 二分频时钟输入端（下降沿有效） /CP1 五分频时钟输入端（下降沿有效） Q0~Q3 输出端 MR1,MR2 异步复位端 MS1.MS2 异步置 9 端 3.3.3仿真分析 根据上步所设计的逻辑电路图，在Multisim中构建逻辑电路如图9所示 图9. 555多谐振荡器产生脉冲的30进制加法计