可编程实验报告_VHDL2.docVIP

《可编程逻辑器件》实验报告 学习Quartus II应用软件的基本操作。 初步掌握用Quartus II设计数字电路的流程和调试方法。 学会用基本的VHDL语言编写基本组合逻辑电路和时序逻辑电路。 实验大纲： 了解74系列各芯片所具有的功能。 通过编写VHDL代码来实现74系列部分芯片的电路功能。 实验内容： 实验1——74ls157（4二选一选择器） 74ls157为4组二选一数据选择器，数据选择端g为4组共用，当g为低电平时，选取a(a1,a2,a3,a4)端的数据，当g为高电平时，选取b（b1,b2,b3,b4）端的数据。 library ieee; use ieee.std_logic_1164.all; entity ls157 is port (a,b: in std_logic_vector(3 downto 0); g : in std_logic; y : out std_logic_vector(3 downto 0)); end; architecture one of ls157 is begin process(g) begin if g=0 then y=a; else y=b; end if; end process; end architecture one ; 实验二——74ls04 （6一输入非门） 74ls04为简单的六组反相器，六路输出直接就等于各对应六路输入的非，直接用not语句即可实现74ls04的功能。 library ieee; use ieee.std_logic_1164.all; entity ls04 is port (a : in std_logic_vector(5 downto 0); y : out std_logic_vector(5 downto 0)); end; architecture one of ls04 is begin y = not a; end architecture one ; 实验三——74ls08（4二输入与门） 74LS08为4组二输入与门，每组输出为其两个输入值相与，直接用and语句即可实现此芯片的功能。 library ieee; use ieee.std_logic_1164.all; entity ls08 is port (a,b : in std_logic_vector(3 downto 0); y : out std_logic_vector(3 downto 0)); end; architecture one of ls08 is begin y = a and b; end architecture one ; 实验四——74ls10（3三输入与非门） 74LS10为3组三输入与非门，每组输出为其三个输入值相与后再进行取反，先用and语句再用not语句即可实现此芯片的功能。 library ieee; use ieee.std_logic_1164.all; entity ls10 is port (a,b,c : in std_logic_vector(2 downto 0); y : out std_logic_vector(2 downto 0)); end; architecture one of ls10 is begin y = not (a and b and c); end architecture one ; 实验五 ——74ls32 （4二输入或门） 74LS32为4组二输入或门，每组输出为其两个输入值相或，直接用or语句即可实现此芯片的功能。 library ieee; use ieee.std_logic_1164.all; entity ls32 is port (a,b : in std_logic_vector(3 downto 0); y : out std_logic_vector(3 downto 0)); end; architecture one of ls32 is begin y = a or b; en