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3.3 DRAM存储器 一、DRAM存储位元的记忆原理 * 3.3 DRAM存储器 五、存储器容量的扩充 1、位扩展 给定的芯片位数较短 d=设计要求的存储器容量/选择芯片存储器容量 三组信号线中，地址线和控制线公用，而数据线单独分开连接 [例] 利用1K×4位的SRAM芯片，设计一个存储容量为1K×8位的SRAM存储器。 解：所需芯片数量=(1K×8)/(1K×4)=2片 * 3.3 DRAM存储器 五、存储器容量的扩充 [例2] 利用1K×4位的SRAM芯片，设计一个存储容量为1K×8位的SRAM存储器。（位扩展） 解：所需芯片数量=(1K×8)/(1K×4)=2片 * 3.3 DRAM存储器 2、字扩展 给定的芯片单元数较小（字数少） d=设计要求的存储器容量/选择芯片存储器容量 三组信号组中地址总线的低位段和数据总线公用，控制总线中R/W公用，由地址总线的高位段译码来决定片选信号。 [例]用16K×8位的DRAM芯片设计64K×8位的DRAM存储器 解：所需芯片数d=（64K×8）/（16K×8）=4(片) * 3.3 DRAM存储器 [例]利用16K×8位的DRAM芯片，设计64K×8位的DRAM存储器（字扩展） 解：所需芯片数d=（64K×8）/（16K×8）=4(片) A0 ~A13 A14 A15 0 0 * 主存储器的逻辑设计 例题: 某半导体存储器，总容量4KB。其中固化区2KB，选用EPROM芯片2716(2Kx8/片)；工作区2KB，选用SRAM芯片2114 (1Kx4/片)。地址总线A15～A0(低)，双向数据总线D7～D0 （1）计算芯片数 ROM区： 2Kx8 1片2716 RAM区： 位扩展 2片1Kx4 1Kx8 2组1Kx8 2KB 4片2114 字扩展 （2）地址分配与片选逻辑 存储器 寻址逻辑 芯片内的寻址 芯片外的地址分配与片选逻辑 3.3 DRAM存储器 * 主存储器的逻辑设计 只读芯片在地址低端,可读写芯片在地址高端 大容量芯片在地址低端,小容量芯片在地址高端 存储空间分配： A15A14A13A12A11A10A9…A0 0 0 0 … 0 1 0 1 … 1 1 0 0 … 0 4KB需12位地址寻址： ROM A11～A0 2KB 1Kx4 RAM 1Kx4 1Kx4 1Kx4 0 1 1 … 1 1 1 1 … 1 1 1 0 … 0 芯片容量 芯片地址 片选信号 片选逻辑 2KB A10~A0 CS0 A11 1KB A9~A0 CS1 A11A10 1KB A9~A0 CS1 A11A10 3.3 DRAM存储器 * 主存储器的逻辑设计 （3）连接方式 3.3 DRAM存储器 * 例题：现有如下存储芯片：2K×4的ROM 、8K×4的ROM 、4K×4的RAM。若用它们组成容量为16KB的存储器，前4KB为ROM，后12KB为RAM，CPU的地址总线为16位。 （1）各种存储芯片分别用多少片？ （2）各个芯片的地址如何分配？ （3）正确选择译码器及门电路，并画出相应的逻辑结构图。 3.3 DRAM存储器 * 例题：某半导体存储器容量15KB，其中固化区8KB，可选EPROM芯片为4K×8；可随机读写区7KB，可选SRAM芯片有：4K×4、 2K×4、 1K×4的ROM。地址总线A15~A0，双向数据总线D7~D0，R/W控制读写，MREQ为低电平时允许存储器工作信号。设计并画出该存储器逻辑图，著名地址分配、片选逻辑等。 3.3 DRAM存储器 * 3.3 DRAM存储器 3、存储器模块条 存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。 内存条有30脚、72脚、100脚、144脚、168脚等多种形式。 30脚内存条设计成8位数据线，存储容量从256KB～32MB。 72脚内存条设计成32位数据总线 100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB～512MB。 * 3.3 DRAM存储器 六、高级的DRAM结构 FPM DRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址，CAS选定列地址，依此类推，如下图所示。 * 3.3 DRAM存储器 CDRAM带高速缓冲存储器（cache）的动