第四章 VHDL设计初步.pptVIP

通信与信息工程学院课件 @by keane * 变量 省略赋值操作符(OTHERS=X) 通信与信息工程学院课件 @by keane * VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0) d1 = (1=e(3),3=e(5), OTHERS=e(1) ); f = e(1) e(5) e(1) e(3) e(1) ; 通信与信息工程学院课件 @by keane * 含并行置位的移位寄存器设计 通信与信息工程学院课件 @by keane * 通信与信息工程学院课件 @by keane * 本章小结 VHDL程序的基本结构及描述 VHDL组合逻辑电路描述的基本方法 逻辑方程 完整的条件语句 时序电路描述的基本方法 不完整条件语句 时钟的描述 VHDL的层次结构 本章语句 作业：P93 4-1、4-2、4-3、4-4 * * * 5、不完整条件语句现象 IF CLK’EVENT AND CLK=‘1’ THEN Q1= D; END IF 比较器设计 ENTITY mux21a IS PORT(a,b: IN BIT; y: OUT BIT); END mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS( a , b ) BEGIN IF ab THEN y = ‘1’ ; ELSIF ab THEN y = ‘0’ ; END IF ; END PROCESS; END one ; ENTITY mux21a IS PORT(a,b: IN BIT; y: OUT BIT); END mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS( a , b ) BEGIN IF ab THEN y = ‘1’ ; ELSE y = ‘0’ ; END IF ; END PROCESS; END one ; 在利用条件语句设计组合逻辑电路时，要注意条件语句的完整性，否则综合器将为其配置一个寄存器，而使设计成了组合与时序电路的混合体。 在VHDL时序电路设计中，我们正是利用这种现象来描述时序电路的。 三、 实现时序电路的VHDL不同表达方式 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff1 IS PORT(clk,d: IN STD_LOGIC; q: OUT STD_LOGIC); END dff1; ARCHITECTURE stl OF dff1 IS PROCESS（clk) BEGIN IF clk’EVENT AND clk=‘1’ AND (CLK’LAST_VALUE=‘0’) THEN q=‘d’; END IF; END PROCESS; END rtl; 边沿触发 (clk=‘1’ ) AND (CLK’LAST_VALUE=‘0’) LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff1 IS PORT(clk,d: IN STD_LOGIC; q: OUT STD_LOGIC); END dff1; ARCHITECTURE stl OF dff1 IS PROCESS（clk) BEGIN IF clk’EVENT AND clk=‘1’ THEN q=‘d’; END IF; END PROCESS; END rtl; 边沿触发 rising_edge(clk) IEEE库中STD_LOGIC_1164内的预定义函数 通信与信息工程学院课件 @by keane * 通信与信息工程学院课件 @by keane * 边沿触发 是否可将这两条语句改成： q=NOT qb 关于端口模式 边沿触发 w