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Digital Integrated Circuit and System Design数字集成电路与系统设计（Digital Integrated Circuit and System Design) 陈亦欧电子科技大学 通信抗干扰技术国家级重点实验室Digital Integrated Circuit and System Design第9章 数字处理器的算法与架构算法、循环嵌套程序和数据流图数字滤波器原理FIR滤波器原理FIR滤波器设计FIR滤波器实例设计信号处理器的基本运算单元设计流水线结构环形缓冲器与FIFO例：接收机的FIR滤波器设计FIR滤波器设计要求FIR滤波器设计指标数据率：20Mbps调制方式：QPSKA/D采样率：60MHz滤波器阶数：127阶数据带宽：10MHz通带截止频率：5MHz阻带截止频率：6MHz最小阻带衰减：60dB步骤1：FIR滤波器系数设计FIR滤波器系数的定点化将定点化的十进制系数值导出成文件形式步骤2：FIR滤波器的HDL实现根据实现结构编写Verilog模型调用FIR IP核生成Verilog模型step1：滤波器参数设置step2：配置滤波器的仿真模型step3：生成HDL设计文件用FIR Compiler设计滤波器多速率滤波输入格式输出格式系数定点器件选型滤波器结构步骤3：评估FIR滤波器性能Verilog模型与Matlab模型滤波结果的比较滤波器输入滤波器输出与Matlab模型结果的差异例9.3：8阶高斯低通FIR滤波器 全同步电路高电平同步复位滤波器系数：服从高斯分布标准差为28位无符号数系数是偶对称，保证线性相位特性 module FIR_Gaussian_Lowpass # (parameter order = 8, word_size_in = 8,word_size_out = 2*word_size_in + 2, b0 = 8d7, // Filter coefficients b1 = 8d17,b2 = 8d32,b3 = 8d46,b4 = 8d52,b5 = 8d46,b6 = 8d32, b7 = 8d17,b8 = 8d7)(output [word_size_out -1: 0] Data_out, input [word_size_in-1: 0] Data_in,input clock, reset); reg [word_size_in-1: 0] Samples[1: order]; integer k; assign Data_out = b0 * Data_in + b1 * Samples[1] + b2 * Samples[2] + b3 * Samples[3] + b4 * Samples[4] + b5 * Samples[5] + b6 * Samples[6] + b7 * Samples[7] + b8 * Samples[8]; always @ (posedge clock) if (reset == 1) begin for (k = 1; k = order; k = k+1) Samples[k] = 0; end else beginSamples [1] = Data_in;for (k = 2; k = order; k = k+1) Samples[k] = Samples[k-1]; end endmodule8阶高斯低通FIR滤波器的仿真输出b0 = 8d7,b1 = 8d17,b2 = 8d32,b3 = 8d46,b4 = 8d52,b5 = 8d46,b6 = 8d32,b7 = 8d17,b8 = 8d7输入在clk下降沿变化，故下降沿时输出有效上升延时，移位造成assign语句重新为输出赋值因为此时未更新输入，结果无效8阶FIR滤波器的最终非零样值b0 = 8d7,b1 = 8d17,b2 = 8d32,b3 = 8d46,b4 = 8d52,b5 = 8d46,b6 = 8d32,b7 = 8d17,b8 = 8d79.4 构建信号处理器的基本运算单元模型数字处理器的数据通路单元中常用的模块：积分器（累加器）微分器抽取器内插器9.4.1 积分器（累加器）?数字积分器常用于称为调制器的通用A/D转换器中数字积分器对采样样值进行动态累加两种实现方式：并行串行例9.5：用于并行数据通路的积分器module Integrator_Par # (parameter word_length = 8)(output reg [word_length-1: 0] data_out,input [word_length-1: 0] data_in,input hold, clock, rese