第3章 模块的结构、数据类型.pptVIP

第3章 模块的结构、数据类型、变量和基本运算符号 3.1 模块的结构 Verilog语言要点 3.2 数据类型及其常量和变量 * * Verilog结构位于module和endmodule声明语句之间，每个Verilog程序包括4个主要部分： 端口定义 I/O说明 内部信号声明 功能定义 模块端口定义格式 module 模块名（口1，口2，口3，…） 引用模块的两种连接方法 （1）在引用时严格按模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名 （2）在引用时用“.”符号，标明定义时规定的端口名 不必严格按端口顺序对应 I/O说明的格式 输入口 input[范围]; 输出口 output [范围]; 输入/输出口 inout [范围]; I/O说明也可以写在端口声明里。 module module_name(input in_port1,input in_port2, output out_port1,output out_port2); module test_width(b,a); input[6:5] a; output[3:2] b; assign b=a; endmodule 内部信号说明 reg[范围] 变量1，变量2…; wire[范围] 变量1，变量2…; 模块中实现逻辑功能的3种方法 assign assign c=